一种高效并行GCM实现方法

    公开(公告)号:CN111064563B

    公开(公告)日:2023-04-07

    申请号:CN201911272368.2

    申请日:2019-12-12

    Abstract: 本发明涉及一种高效并行GCM模块,其中,包括:运算调度模块、n个加解密模块、乘法核模块和参数配置模块;运算调度模块对多个加解密模块进行管理,包括预设各个加解密模块的初始加密数据,启动加解密模块运算,将加密结果依次传输到乘法核模块;n个加解密模块进行分组数据加解密,并输出密文和明文;乘法核模块根据附加信息A和密文C,产生鉴别标识T,用于指示根据GCM模式经加密的消息是否可信;参数配置模块根据GCM运算速率配置加解密模块的数量及乘法核运算速率。本发明的目的是提供一种高效GCM模块方式,该实现方式可根据GCM加解密速率要求配置加解密模块的数量和乘法核的运算速率,实现速度与面积的动态调整。

    一种通用型密码机测试平台
    3.
    发明公开

    公开(公告)号:CN115237697A

    公开(公告)日:2022-10-25

    申请号:CN202210896632.5

    申请日:2022-07-28

    Abstract: 本发明涉及一种通用型密码机测试平台,属于密码机测试领域。本发明本发明的密码测试平台包括主控、背板、接口板和转接板。主控上运行测试软件和底层驱动;接口板兼容目前常用的接口协议;背板为混合槽位,支持VPX、PXIe、CPCIe等标准板卡,为主控、接口板提供电源接口和互联通道;转接板主要用于非标密码机测试场景,实现差分转单端及测试密码机启动时间、功耗等功能,可提高业务接口的抗干扰性能,增强环境适应能力,延拓使用场景。本大大提高同时测试密码机的数量。

    一种全闪存储阵列的主机与固态盘协同垃圾回收方法

    公开(公告)号:CN110309078B

    公开(公告)日:2021-07-02

    申请号:CN201910587609.6

    申请日:2019-07-02

    Abstract: 本发明涉及一种全闪存储阵列的主机与固态盘协同垃圾回收方法,包括:阵列主机通过扩展NVMe驱动发送命令;固态盘固件解析命令,将块状态NAND_Block_Table或固件状态Firmware_Stats打包发送给阵列主机;阵列主机接收固态盘发送块状态或固件状态,判断是否需要进行垃圾回收操作;如需执行垃圾回收,主机端发送Force_GC命令,强制固态盘进行垃圾回收;如需暂停垃圾回收,阵列主机发送Abort_GC命令,固态盘暂停内部垃圾回收操作;固态盘接收到垃圾回收相关命令并执行,并更新块状态及固件状态。本发明将地址映射、磨损均衡、垃圾回收等算法在固态盘内部实现,减轻了开放通道固态盘阵列的主机CPU负担。

    一种NVMe原型仿真验证结构

    公开(公告)号:CN109446015A

    公开(公告)日:2019-03-08

    申请号:CN201811255540.9

    申请日:2018-10-26

    Abstract: 本发明涉及NVMe原型仿真验证结构,其中,包括:模拟主机内存用于模拟主机内存;提取数据和打印接收包信息模块用于从数据包里把数据提取出来,执行译码,并把接收到的包信息打印到文件中;解码模块的用于分析接收包和发送包的包头信息;组包模块用于根据包的格式,把要发送的数据或命令组包;模拟RAM用于模拟随机存储器;接收数组用于把接收到的包存到接收数组里,发送数组用于把要发送的数组存到发送数组里;NVMe控制器是要被验证的模块;打印发送包信息模块,用于把发送包的信息打印到文件中。

    一种适用于可更换密码算法IP核的通用更替电路

    公开(公告)号:CN109120406A

    公开(公告)日:2019-01-01

    申请号:CN201810981041.1

    申请日:2018-08-27

    Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路,包括:AXI接口用于向可更换密码算法IP核中配置参数,外部功能模块向输入数据FIFO写入待加解密的明问和密文数据,可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据,可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO,外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据;输入数据FIFO的写时钟和外部功能模块时钟一致,输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致;输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致,输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量,使ASIC、FPGA设计、升级更简便。

    一种适用于可更换密码算法IP核的通用更替电路

    公开(公告)号:CN109120406B

    公开(公告)日:2022-02-01

    申请号:CN201810981041.1

    申请日:2018-08-27

    Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路,包括:AXI接口用于向可更换密码算法IP核中配置参数,外部功能模块向输入数据FIFO写入待加解密的明问和密文数据,可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据,可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO,外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据;输入数据FIFO的写时钟和外部功能模块时钟一致,输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致;输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致,输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量,使ASIC、FPGA设计、升级更简便。

    一种基于动态可重构密码芯片的无密钥数据加解密方法

    公开(公告)号:CN110298186B

    公开(公告)日:2021-04-06

    申请号:CN201910587598.1

    申请日:2019-07-02

    Abstract: 本发明涉及一种基于动态可重构密码芯片的无密钥数据加解密方法,其中,包括:加密流程:输入明文D,使用杂凑算法1计算明文D的杂凑值d;使用加密算法2,杂凑值d作为密钥对明文D进行加密,生成密文E;使用杂凑算法3计算密文E的杂凑值e;使用加密算法4,杂凑值e作为密钥对杂凑值d进行加密,生成密钥密文t,存储于安全UKey中;解密流程:输入密文E,使用杂凑算法3计算密文E的杂凑值e;使用加密算法4,杂凑值e作为密钥对密钥密文进行解密,生成杂凑值d;使用加密算法2,杂凑值d作为密钥对密文E进行解密,生成明文D。加密方法无需使用单独生成的密钥,无需进行复杂的密钥管理流程,使用计算待加密信息得来的杂凑值作为密钥对待加密信息进行加密,减少了系统复杂度。

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