一种基于FPGA和DSP的星载电子系统数据接口系统

    公开(公告)号:CN106201946B

    公开(公告)日:2018-11-23

    申请号:CN201610499711.7

    申请日:2016-06-29

    Abstract: 一种基于FPGA和DSP的星载电子系统数据接口转换系统,包括:FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块等模块。DSP处理模块实现Spacewire数据编解码处理、收发控制、实现Spacewire控制协议以及与SpaceWire节点通信;FPGA处理模块实现了不同总线数据处理、信息流控制、各接口间信息交换等功能;接口电路模块实现与CAN节点设备、422总线节点设备、485总线节点设备、1553B节点设备的数据通信;本发明实现了SpaceWire信号与CAN信号、422信号和485信号、1553B信号间的相互转换,解决了Spacewire数据与不同总线接口信息相互兼容与相互操作的问题,可广泛应用于各种航天设备电子系统。

    一种周期性控制同步信号的冗余实现方法

    公开(公告)号:CN104062896B

    公开(公告)日:2016-06-01

    申请号:CN201410286255.9

    申请日:2014-06-24

    Abstract: 一种周期性控制同步信号的冗余实现方法,在控制系统内部分别建立主同步信号和辅同步信号,主同步信号(控制周期要求为T)由串口通信芯片每接收满一帧数据触发CPU_INTn1中断产生,辅同步信号由定时器进行TL或T的计时并触发CPU_INTn2中断产生,其中△T=TL-T的最大值为控制系统的时间性能余量要求,且中断优先级CPU_INTn1>CPU_INTn2。主同步信号正常时,控制系统向被控对象提供主同步信号,且自动抑制辅同步信号的产生。而主同步信号故障(数据接收不满)时,辅同步信号能够及时备份并确保后续主同步信号故障消除后能够立即与外部基准同步信号实现再同步。本发明方法实现简单,经济有效。

    一种基于快速归一化互相关法的相似性测度硬件加速方法

    公开(公告)号:CN104657553A

    公开(公告)日:2015-05-27

    申请号:CN201510070071.3

    申请日:2015-02-10

    Abstract: 一种基于快速归一化互相关法的相似性测度硬件加速方法,首先建立实时图与模板图之间相关系数的数学模型;然后利用两层流水线进行硬件算法的设计,并利用有限状态机方法计算搜索窗口选定的实时图与模板图之间的相关系数;在所有搜索窗口选定的实时图与模板图之间的相关系数计算完成后,找出相关系数中的最大值和对应搜索窗口左上角在实时图坐标系中的横坐标和纵坐标,该搜索窗口对应的选定区域即为匹配区域,本发明合理控制硬件资源代价,在Xilinx Virtex5-XC5VFX100T下满足达到100M的要求,对大小为80*64的实时图和大小为25*25的模板图进行相似性匹配运算只需3.5ms,极大的提高了算法速度。

    一种高速大数据量信息处理系统

    公开(公告)号:CN105893307B

    公开(公告)日:2018-12-21

    申请号:CN201610192967.3

    申请日:2016-03-30

    Abstract: 一种高速大数据量信息处理系统,涉及组合导航及图像处理技术领域,包括多核DSP处理模块、FPGA数据预处理模块、高速接口模块和其他附属电路组成。其中,多核DSP处理模块是数据核心处理模块,负责数据处理、信息流控制、对外信息交互等功能。FPGA数据预处理模块负责外部数据编解码预处理、逻辑控制、图像显示等功能。高速接口模块包括高速以太网接口、Spacewire接口、高速扩展接口等,实现与外部高速数据传输。系统其他附属电路模块包括时钟模块、电源模块等;本发明实现的高速数据处理系统可以用于运行IMU/GPS/星光三组合导航算法,相比于单DSP多板、多DSP单板或多DSP多板的系统方案,具有集成度高、成本低、处理能力强、接口丰富等显著特点。

    一种兼容不同位宽支持非对齐访问的FPGA片内存储控制器

    公开(公告)号:CN104731525B

    公开(公告)日:2017-11-28

    申请号:CN201510065349.8

    申请日:2015-02-06

    Abstract: 一种兼容不同位宽支持非对齐访问的FPGA片内存储控制器,包括译码器和2n个存储器;各存储器独立进行数据的存储和读取,译码器对2n个存储器进行组合地址编解码控制;在进行数据读取或存储时,译码器将位宽为N的地址信号进行译码,地址信号的低n位通过译码器形成2n位的存储控制器选择信号,从2n个存储器选择数据起始位所在的存储器;地址信号的高N‑n位通过译码器形成2N‑n位的存储器地址位选择信号,确定数据起始位在之前选定的存储器中的存储器地址位,从而确定数据起始位,在一个读取或存储周期内,读取2n·m bit的数据,该存储控制器可显著提高存储器数据读写效率,提高算法处理速度,同时该存储控制器也适合于需要考虑数据对齐的存储器快速读取的其他应用。

    一种红外图像9/7小波变换硬件加速电路

    公开(公告)号:CN104301740B

    公开(公告)日:2017-09-29

    申请号:CN201410585054.9

    申请日:2014-10-27

    Abstract: 一种红外图像9/7小波变换硬件加速电路,读数据控制模块首先从图像RAM中按预设的顺序读取原始红外图像的像素值,并启动小波计算电路,小波计算电路从初始q位置开始读取九个像素值,每读取九个像素值,令q的取值等于q+2,启动小波计算电路重新从q位置读取九个像素值,直至按当前预设顺序全部读完;小波计算电路读取头九个像素值进行小波变换得到小波变换结果;写数据控制模块将小波变换结果按照转置后的位置存储在临时RAM中;读数据控制模块从临时RAM中按照相同的顺序读取像素值,并启动小波计算电路;写数据控制模块将小波计算电路得到的小波变换结果按照转置后的位置存储在图像RAM中。

    一种兼容不同位宽支持非对齐访问的FPGA片内存储控制器

    公开(公告)号:CN104731525A

    公开(公告)日:2015-06-24

    申请号:CN201510065349.8

    申请日:2015-02-06

    Abstract: 一种兼容不同位宽支持非对齐访问的FPGA片内存储控制器,包括译码器和2n个存储器;各存储器独立进行数据的存储和读取,译码器对2n个存储器进行组合地址编解码控制;在进行数据读取或存储时,译码器将位宽为N的地址信号进行译码,地址信号的低n位通过译码器形成2n位的存储控制器选择信号,从2n个存储器选择数据起始位所在的存储器;地址信号的高N-n位通过译码器形成2N-n位的存储器地址位选择信号,确定数据起始位在之前选定的存储器中的存储器地址位,从而确定数据起始位,在一个读取或存储周期内,读取2n·m bit的数据,该存储控制器可显著提高存储器数据读写效率,提高算法处理速度,同时该存储控制器也适合于需要考虑数据对齐的存储器快速读取的其他应用。

    一种基于快速归一化互相关法的相似性测度硬件加速方法

    公开(公告)号:CN104657553B

    公开(公告)日:2018-03-09

    申请号:CN201510070071.3

    申请日:2015-02-10

    Abstract: 一种基于快速归一化互相关法的相似性测度硬件加速方法,首先建立实时图与模板图之间相关系数的数学模型;然后利用两层流水线进行硬件算法的设计,并利用有限状态机方法计算搜索窗口选定的实时图与模板图之间的相关系数;在所有搜索窗口选定的实时图与模板图之间的相关系数计算完成后,找出相关系数中的最大值和对应搜索窗口左上角在实时图坐标系中的横坐标和纵坐标,该搜索窗口对应的选定区域即为匹配区域,本发明合理控制硬件资源代价,在Xilinx Virtex5‑XC5VFX100T下满足达到100M的要求,对大小为80*64的实时图和大小为25*25的模板图进行相似性匹配运算只需3.5ms,极大的提高了算法速度。

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