公开(公告)号：CN117420879A

公开(公告)日：2024-01-19

申请号：CN202311329563.0

申请日：2023-10-13

Applicant: 北京无线电测量研究所

Inventor： 贾振月 ,  程哓飞 ,  王凯

IPC: G06F1/12 ,  G06F13/42

Abstract: 本发明实施例公开一种基于FMC+的高速采集子卡；包括模拟输入模块，用于输入模拟信号；信号调理电路，用于将输入模拟信号调理成符合ADC输入的标准信号；ADC采集模块，用于将所述标准信号转换成数字信号传输给载板；时钟模块：用于分别给ADC采集模块提供采样时钟，载板提供链路时钟。本发明采用低抖动时钟产生电路，配合信号调理电路以及低噪声电源技术，实现较高的SNR和SFDR性能以及同步性能，并且板卡采用FMC+架构设计，具有广泛的适用性。

公开(公告)号：CN117195820A

公开(公告)日：2023-12-08

申请号：CN202311114661.2

申请日：2023-08-31

Applicant: 北京无线电测量研究所

Inventor： 程晓飞 ,  贾振月 ,  邬剑铭 ,  王凯

IPC: G06F30/394 ,  G06F30/392 ,  G06F115/12

Abstract: 本发明实施例公开一种板贴内存形式的DDR扩展电路的设计方法及设备。该方法包括根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，并根据所述最高访问速度确定所述DDR颗粒的类型；根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽，并计算所述DDR颗粒的最小数据速率；根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线；根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块。