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公开(公告)号：CN119418735A
公开(公告)日：2025-02-11
申请号：CN202510018855.5
申请日：2025-01-06
Applicant: 北京大学
Abstract: 本公开涉及一种存储单元、数据读写电路、存储器及其制备方法，涉及集成电路设计及制造技术领域，存储单元包括沿第一方向延伸的水平半导体层，及位于水平半导体层上的沿第一方向依次排布的写位线、写晶体管、读晶体管、读字线；写位线、读字线沿与第一方向相交的第二方向延伸；读晶体管沿垂直于第一方向、第二方向的第三方向延伸并贯穿水平半导体层，源线、读晶体管、读位线沿第三方向排布。至少能够在降低单层存储单元面积开销的同时，支持多层堆叠存储单元同时进行光刻。
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公开(公告)号：CN119171907A
公开(公告)日：2024-12-20
申请号：CN202411317889.6
申请日：2024-09-20
Applicant: 北京大学
Abstract: 本发明公开了一种共用参考电压的多步模数转换器及其运算方法，属于半导体CMOS超大规模集成电路中的存内计算技术领域。本发明提出来的RS‑ADC单步输出N1比特，一共用N2步完成N比特的量化，采用的NREF产生单元可以在多个ADC之间进行共用，相较于N比特的Flash‑ADC来说，灵敏放大器的数量由2N‑1减少至#imgabs0#相较于N比特的SAR‑ADC来说，本发明仅需要一个Boost电容，且将比较周期缩短至N2步#imgabs1#因此，在高并行度的存内计算应用中，本发明相比现有Flash‑ADC与SAR‑ADC在功耗或面积上具有优势。
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公开(公告)号：CN118890955A
公开(公告)日：2024-11-01
申请号：CN202410939692.X
申请日：2024-07-15
Applicant: 北京大学
Abstract: 本发明公开了一种叠层氧化物忆阻器的制备方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明叠层氧化物忆阻器包括底电极层、介质层A、介质层B和顶电极层，在制备完氧化物忆阻器的两层介质层后，在氮气氛围下，采用激光扫描的方式对介质层表面进行退火处理。采用本发明可以有效缓解介质层界面损伤，提升忆阻器性能。
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公开(公告)号：CN118016121B
公开(公告)日：2024-07-16
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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公开(公告)号：CN118016121A
公开(公告)日：2024-05-10
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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Patent Agency Ranking
公开(公告)号：CN117809701A
公开(公告)日：2024-04-02
申请号：CN202311662692.1
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种存储器阵列及存内计算电路，其中的存储器阵列包括呈阵列分布的存储单元，存储单元包括互补的第一存储结构和第二存储结构；其中，第一存储结构包括第一晶体管以及连接在第一晶体管的漏极上的第一存储器；第二存储结构包括第二晶体管以及连接在第二晶体管的漏极上的第二存储器；第一存储结构和第二存储结构之间相互隔离，且第一存储结构和第二存储结构呈中心对称。利用上述发明能够在晶体管栅宽/栅长(W/L)较小的情况下，消除存储器阵列非对称权重读取问题。
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公开(公告)号：CN117615581A
公开(公告)日：2024-02-27
申请号：CN202311782146.1
申请日：2023-12-22
Applicant: 北京大学
IPC: H10B63/00 , H10B51/30 , H10B53/30 , H10B61/00 , H10B63/10 , G11C11/4097 , G11C11/408 , G11C11/419
Abstract: 本发明一种半导体存储单元及其阵列结构，属于半导体和CMOS混合集成电路技术领域。本发明半导体存储单元包括NMOS管N1、NMOS管N2和存储器件R，其中，N1的漏极连接N2的漏极，形成共用结构，N1的源极和N2的源极都连接源线SL，N1栅极接字线WL1、N2栅极接字线WL2，存储器件R一端接位线BL，另一端接N1、N2漏极连接处；将该存储单元沿横向、纵向重复排列成阵列结构，其中，同一行存储单元共用一条源线SL、共用一条位线BL，同一行上相邻存储单元的相邻NMOS管的源极相连至该行源线SL，同一列存储单元共用两条字线。本发明可以有效降低存储单元面积，提高存储阵列的密度。
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公开(公告)号：CN117377323A
公开(公告)日：2024-01-09
申请号：CN202311346874.8
申请日：2023-10-18
Applicant: 北京大学
Abstract: 本发明公开了一种非易失半导体存储器及其制备方法，属于半导体存储器领域。该器件包括衬底、控制栅、存储栅、源区和漏区，衬底位于最下方，具有第一掺杂类型；衬底上方设有源、漏区，源、漏区掺杂为与衬底掺杂类型相反的第二掺杂类型；源、漏区之间的区域为沟道，沟道区分为沟道区一和沟道区二，控制栅覆盖沟道区一，控制栅下表面与沟道区一上表面间为栅介质，在沟道区二上方覆盖铁电层，铁电层为具有铁电特性的材料构成的薄膜，存储栅位于铁电层正上方，控制栅连接字线，漏区连接位线，源区通过共源线接地，衬底接地，控制存储栅的电压改变铁电层电场，使用铁电层极化状态存储“0”、“1”。本发明可实现随机访问、随机写入、按块擦除。
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公开(公告)号：CN117150578A
公开(公告)日：2023-12-01
申请号：CN202311153263.1
申请日：2023-09-07
Applicant: 北京大学
Abstract: 本发明公开一种可重构物理不可克隆函数的实现方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明基于十字交叉堆叠忆阻器阵列，阵列中的忆阻器具有混合可重构的阻变模式，只需一次写操作就可产生无偏0/1分布，操作简单，可实现高度并行写入操作，降低了0/1产生的延迟，同时实现了PUF激励响应对的验证过程和PUF可重构过程。相较基于传统CMOS以及其他新型存储器阵列的PUF实现方案，本发明具有显著降低的硬件代价以及更加简单的操作方式，同时由于阈值开关器件的阈值转变特性可抑制串扰和泄漏电流问题，具有高可靠性和高稳定性的优势。
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公开(公告)号：CN117114064A
公开(公告)日：2023-11-24
申请号：CN202311075023.4
申请日：2023-08-24
Applicant: 北京大学
Abstract: 本发明公开一种基于自选择RRAM阵列实现信号MASK预处理的方法及应用，属于新型存储与计算领域。本发明利用自选择RRAM器件阵列中器件初始处于高阻态，对阵列中每行器件依次输入固定脉冲宽度与幅值的脉冲后，在相同脉冲的作用下随机切换至RRAM模式或IMT模式，两种模式对应的阈值转换电压不同，RRAM模式下的阈值转换电压(Vset)大于IMT模式下的阈值转换电压(Vth)，由此生成随机MASK矩阵。本发明提高了对输入信号处理的效率，对储备池计算(Reservoir Computing)具有重要意义。
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