公开(公告)号：CN105006488B

公开(公告)日：2018-11-16

申请号：CN201510386091.1

申请日：2015-07-05

Applicant: 兰州大学

Inventor： 杨建红 ,  闫兆文 ,  肖彤 ,  谌文杰 ,  杨盼 ,  乔坚栗 ,  王娇

IPC: H01L29/788 ,  H01L21/336 ,  H01L29/04 ,  H01L51/05

Abstract: 本发明公开了基于有机场效应晶体管的多晶硅浮栅存储器及其制备方法，栅电极采用厚度为100～300nm重掺杂的低阻单晶硅衬底；形成于栅电极硅衬底表面的栅绝缘介质层；嵌于栅绝缘介质层与隧穿绝缘介质层之间的多晶硅浮栅，作为电荷存储单元；形成于浮栅表面的隧穿绝缘介质层；在隧穿绝缘介质层表面上生长有机半导体材料，形成器件的有源层；在有源层表面，通过金属掩膜真空蒸镀金属，形成器件的源极、漏极。本发明的有益效果是降低基于有机场效应晶体管浮栅存储器的工作电压，实现器件的高密度存储，提高器件保持特性，降低器件制造成本。

公开(公告)号：CN106449745A

公开(公告)日：2017-02-22

申请号：CN201610847814.8

申请日：2016-09-23

Applicant: 兰州大学

Inventor： 杨建红 ,  王欣 ,  陈健 ,  肖彤 ,  王娇 ,  乔坚栗

IPC: H01L29/772 ,  H01L29/10 ,  H01L29/06

CPC classification number: H01L29/7722 ,  H01L29/0684 ,  H01L29/1029

Abstract: 本发明涉及一种基于沟道隐埋层的电流可控型静电感应晶体管(SIT),包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层、位于高阻外延层内沟道下方的隐埋层和位于高阻外延层内相互并联的多个SIT单元，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm-3，隐埋层厚度为0.4～0.6um。本发明的器件能够在保持结构、材料以及工艺等互相影响的制造参数不变的情况下，通过改变独立的参数，来调控SIT的电学参数从而调控SIT的输出特性，从而制备出性能优良的SIT。

公开(公告)号：CN104810395A

公开(公告)日：2015-07-29

申请号：CN201510182834.3

申请日：2015-04-16

Applicant: 兰州大学

Inventor： 杨建红 ,  王娇 ,  乔坚栗 ,  闫兆文 ,  谌文杰 ,  杨盼

IPC: H01L29/772 ,  H01L29/08 ,  H01L21/335

CPC classification number: H01L29/7722 ,  H01L29/1029 ,  H01L29/66416

Abstract: 本发明涉及一种小功率的常关型表面栅型静电感应晶体管（SIT）及制造方法。本发明的晶体管由：漏极、位于漏极之上的N+低阻单晶的衬底、位于N+低阻单晶的衬底之上的N-高阻外延层和位于N-高阻外延层内的相互并联的多个SIT单元并联而构成，其中的有源区采用短沟道设计。本发明的器件可在相应的工艺支持下使器件栅体杂质浓度高且杂质分布更加均匀，降低了栅体自身的压降，增加了栅控灵敏度，提高了器件跨导，同时栅源面积减小，降低栅源寄生电容，增大SIT工作频率。相对于现有技术，本发明的短沟道设计取得了彻底的革命性的改进。

公开(公告)号：CN106356404A

公开(公告)日：2017-01-25

申请号：CN201610849262.4

申请日：2016-09-23

Applicant: 兰州大学

Inventor： 杨建红 ,  谌文杰 ,  肖彤 ,  杨盼 ,  王欣 ,  陈健 ,  王娇 ,  乔坚栗

IPC: H01L29/772 ,  H01L29/10 ,  H01L29/06 ,  H01L21/335

CPC classification number: H01L29/7722 ,  H01L29/0684 ,  H01L29/1029 ,  H01L29/66416

Abstract: 本发明涉及一种电流增强型静电感应晶体管(SIT)及其制备方法。本发明的晶体管包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元，其特征是位于高阻外延层内、沟道下方有一层低阻隐埋层。本发明的器件通过引入隐埋层，有效提高了漏-源偏压对沟道势垒的控制效率，从而提高了器件的输出电流和其他输出特性，是一种能同时适用于N沟道SIT和P沟道SIT增强电流的有效方法。

公开(公告)号：CN106449745B

公开(公告)日：2024-01-12

申请号：CN201610847814.8

申请日：2016-09-23

Applicant: 兰州大学

Inventor： 杨建红 ,  王欣 ,  陈健 ,  肖彤 ,  王娇 ,  乔坚栗

IPC: H01L29/772 ,  H01L29/10 ,  H01L29/06

Abstract: 本发明涉及一种基于沟道隐埋层的电流可控型静电感应晶体管(SIT),包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层、位于高阻外延层内沟道下方的隐埋层和位于高阻外延层内相互并联的多个SIT单元，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm‑3，隐埋层厚度为0.4～0.6um。本发明的器件能够在保持结构、材料以及工艺等互相影响的制造参数不变的情况下，通过改变独立的参数，来调控SIT的电学参数从而调控SIT的输出特性，从而制备出性能优良的SIT。

公开(公告)号：CN105006488A

公开(公告)日：2015-10-28

申请号：CN201510386091.1

申请日：2015-07-05

Applicant: 兰州大学

Inventor： 杨建红 ,  闫兆文 ,  肖彤 ,  谌文杰 ,  杨盼 ,  乔坚栗 ,  王娇

IPC: H01L29/788 ,  H01L21/336 ,  H01L29/04 ,  H01L51/05

CPC classification number: H01L29/788 ,  H01L29/04 ,  H01L29/66825 ,  H01L51/05

Abstract: 本发明公开了基于有机场效应晶体管的多晶硅浮栅存储器及其制备方法，栅电极采用厚度为100～300nm重掺杂的低阻单晶硅衬底；形成于栅电极硅衬底表面的栅绝缘介质层；嵌于栅绝缘介质层与隧穿绝缘介质层之间的多晶硅浮栅，作为电荷存储单元；形成于浮栅表面的隧穿绝缘介质层；在隧穿绝缘介质层表面上生长有机半导体材料，形成器件的有源层；在有源层表面，通过金属掩膜真空蒸镀金属，形成器件的源极、漏极。本发明的有益效果是降低基于有机场效应晶体管浮栅存储器的工作电压，实现器件的高密度存储，提高器件保持特性，降低器件制造成本。

公开(公告)号：CN104992970A

公开(公告)日：2015-10-21

申请号：CN201510272739.2

申请日：2015-05-25

Applicant: 兰州大学

Inventor： 杨建红 ,  王娇 ,  乔坚栗 ,  闫兆文 ,  肖彤

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L29/772 ,  H01L29/66416

Abstract: 本发明公开了一种静电感应器件的制备方法及装置，涉及半导体器件制备，能够大大简化制备工艺程序，降低制备成本，更加适用于批量生产。技术方案要点为：将制备载体进行氧化处理；氧化后所述制备载体进行胶体附着；胶体附着后所述制备载体在栅源同刻掩蔽体的掩蔽下进行曝光；对曝光后所述制备载体中的曝光部分进行刻蚀，使所述制备载体上形成栅区和源区；将定型模板转移到刻蚀后所述制备载体上，进行胶体去除，使所述栅区和所述源区窗口同时打开；在栅刻版的掩蔽下，向打开的所述栅区注入硼离子，在源刻版的掩蔽下，向打开的所述源区注入砷离子；注入离子后的所述制备载体进行外包装。本发明主要用于静电感应器件的制备。

公开(公告)号：CN206022372U

公开(公告)日：2017-03-15

申请号：CN201621077243.6

申请日：2016-09-23

Applicant: 兰州大学

Inventor： 杨建红 ,  谌文杰 ,  肖彤 ,  杨盼 ,  王欣 ,  陈键 ,  王娇 ,  乔坚栗

IPC: H01L29/772 ,  H01L29/10 ,  H01L29/06

Abstract: 本实用新型涉及一种电流增强型静电感应晶体管(SIT)。本实用新型的晶体管包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元，其特征是位于高阻外延层内、沟道下方有一层低阻隐埋层。本实用新型的器件通过引入隐埋层，有效提高了漏-源偏压对沟道势垒的控制效率，从而提高了器件的输出电流和其他输出特性，是一种能同时适用于N沟道SIT和P沟道SIT增强电流的有效方法。

公开(公告)号：CN206040648U

公开(公告)日：2017-03-22

申请号：CN201621077244.0

申请日：2016-09-23

Applicant: 兰州大学

Inventor： 杨建红 ,  王欣 ,  陈健 ,  肖彤 ,  王娇 ,  乔坚栗

IPC: H01L29/772 ,  H01L29/10 ,  H01L29/06

Abstract: 本实用新型涉及一种电流可控型静电感应晶体管(SIT),包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层、位于高阻外延层内沟道下方的隐埋层和位于高阻外延层内相互并联的多个SIT单元，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm-3，隐埋层厚度为0.4～0.6um。本实用新型的器件能够在保持结构、材料以及工艺等互相影响的制造参数不变的情况下，通过改变独立的参数，来调控SIT的电学参数从而调控SIT的输出特性，从而制备出性能优良的SIT。

公开(公告)号：CN204632764U

公开(公告)日：2015-09-09

申请号：CN201520230938.2

申请日：2015-04-16

Applicant: 兰州大学

Inventor： 杨建红 ,  王娇 ,  乔坚栗 ,  闫兆文 ,  谌文杰 ,  杨盼

IPC: H01L29/772 ,  H01L29/08 ,  H01L21/335

Abstract: 本实用新型涉及一种表面栅型静电感应晶体管(SIT)。本实用新型的晶体管由：漏极、位于漏极之上的N+低阻单晶的衬底、位于N+低阻单晶的衬底之上的N-高阻外延层和位于N-高阻外延层内的相互并联的多个SIT单元并联而构成，其中的有源区采用短沟道设计。本实用新型的器件降低了栅体自身的压降，增加了栅控灵敏度，提高了器件跨导，同时栅源面积减小，降低栅源寄生电容，增大SIT工作频率。相对于现有技术，本实用新型的短沟道设计取得了彻底的革命性的改进。