公开(公告)号：CN114117982A

公开(公告)日：2022-03-01

申请号：CN202110959518.8

申请日：2021-08-20

Applicant: 住友电气工业株式会社 ,  国立大学法人北海道大学

Inventor： 西口贤弥 ,  桥诘保

IPC: G06F30/36

Abstract: 提供模拟方法、存储媒介及模拟装置，即使在频率较低的情况下也获得优异的精度。使用半导体与绝缘体之间的界面包含伴随于向金属施加的电压的变化而将电子捕获及放出的多个离散性的界面态的C‑V特性模型，C‑V特性模型表示与电压的变化对应的第三电容，第三电容包括与形成于界面的耗尽层对应的第一电容、与多个离散性的界面态对应的第二电容、绝缘体的电容。计算与被施加于金属的第一电压对应的第一电容，根据由多个离散性的界面态中与第一电压对应的第一界面态放出的电子的量来计算第二电容，在计算第二电容时通过使第一电压阶段性地变化来使与该第一电压对应的第一界面态阶段性地变化。

公开(公告)号：CN114188403A

公开(公告)日：2022-03-15

申请号：CN202110968742.3

申请日：2021-08-23

Applicant: 住友电气工业株式会社

Inventor： 西口贤弥

IPC: H01L29/08 ,  H01L29/423 ,  H01L29/20 ,  H01L29/778

Abstract: 本发明提供一种提高了特性的半导体装置。半导体装置具备：半导体层(12)，设于基板上，包括沟道层；源极区域(18)，与沟道层连接，薄层电阻比沟道层的薄层电阻低；漏极区域(20)，与沟道层连接，薄层电阻比沟道层的薄层电阻低；以及多个栅极(26)，设于源极区域(18)与漏极区域(20)之间，在与源极区域(18)和漏极区域(20)的排列方向交叉的方向排列，从半导体层(12)的上表面起至少埋入至沟道层，其中，源极区域(18)的一部分具有凸部(18a)，该凸部(18a)朝向所述多个栅极(26)中相邻的两个栅极之间，向与该凸部隔着相邻的两个栅极对置的漏极区域(20)的方向突出。

公开(公告)号：CN112614783A

公开(公告)日：2021-04-06

申请号：CN202011038645.6

申请日：2020-09-28

Applicant: 住友电气工业株式会社

Inventor： 山村拓嗣 ,  西口贤弥 ,  住吉和英

IPC: H01L21/335 ,  H01L21/02 ,  H01L29/778

Abstract: 本发明涉及高电子迁移率晶体管的制造方法和高电子迁移率晶体管。所述制造高电子迁移率晶体管的方法包括以下步骤：以700℃或以上且900℃或以下的第一炉温度，通过低压化学气相沉积法，在由氮化物半导体组成并且包括阻挡层的半导体叠层的表面上形成第一SiN膜；以700℃或以上且900℃或以下的第二炉温度且炉压力为1Pa或以下，通过炉中的水分和氧气，在第一SiN膜上形成界面氧化层；以700℃或以上且900℃或以下的第三炉温度，通过低压化学气相沉积法，在界面氧化层上形成第二SiN膜。

公开(公告)号：CN115939202A

公开(公告)日：2023-04-07

申请号：CN202210507471.6

申请日：2022-05-10

Applicant: 住友电气工业株式会社

Inventor： 西口贤弥 ,  早坂明泰

IPC: H01L29/778 ,  H01L29/423

Abstract: 本公开的半导体装置抑制温度上升。半导体装置具备：基板(10)；沟道层，设于基板上；半导体层(14)，设于沟道层上；多个栅极指(20)，设于半导体层上，在从与基板的上表面垂直的方向的俯视观察下沿并列方向排列；栅极连接布线(21)，设于半导体层上，供多个栅极指共同连接；以及绝缘膜(22a～22c)，设于半导体层与多个栅极指之间，多个栅极指具有：第一栅极指(20c)；以及第二栅极指(20a)，比第一栅极指离并列方向上的多个栅极指的中心近，第一栅极指的和绝缘膜相接的下表面与沟道层的和半导体层相接的上表面在垂直的方向上的第一距离大于第二栅极指的和绝缘膜相接的下表面与沟道层的和半导体层相接的上表面在垂直的方向上的第二距离。