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公开(公告)号：CN115084016A
公开(公告)日：2022-09-20
申请号：CN202110260938.7
申请日：2021-03-10
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
IPC: H01L21/8234
Abstract: 一种半导体结构的形成方法，方法包括：提供基底，所述基底上形成有初始栅极结构，所述基底包括器件区和隔断区；对所述隔断区的所述初始栅极结构进行掺杂处理，所述初始栅极结构中掺杂有离子的部分作为牺牲层，其中，所述掺杂处理用于使所述牺牲层在各晶向的被刻蚀速率相同；去除所述隔断区的所述牺牲层，在所述初始栅极结构中形成隔断开口，所述隔断开口在所述初始栅极结构的延伸方向上将所述初始栅极结构进行分割，形成分别位于所述器件区中的栅极结构。提高了所述器件区中形成的所述栅极结构在其延伸方向的端部的平整度，降低了所述栅极结构在其延伸方向的端部发生形貌弯曲的概率，从而提高了所述半导体的性能。
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公开(公告)号：CN114975578A
公开(公告)日：2022-08-30
申请号：CN202110196860.7
申请日：2021-02-22
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
IPC: H01L29/06 , H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 一种半导体结构及其形成方法，半导体结构包括：基底；栅极结构，位于所述基底上；层间介质层，位于所述栅极结构露出的所述基底上，且覆盖所述栅极结构的侧壁，在所述层间介质层的顶部位置处，部分厚度的所述层间介质层中掺杂有离子，且掺杂有离子的所述层间介质层用于作为刻蚀保护层。本发明实施例通过使部分厚度的所述层间介质层中掺杂有离子，获得耐刻蚀度更高的刻蚀保护层，在去除栅氧化层的过程中，刻蚀工艺对所述刻蚀保护层的刻蚀量较小，相应的，使得所述层间介质层的顶部受到消耗的概率降低，从而降低了所述层间介质层有效高度降低的概率，相应的，降低了栅极结构有效高度降低的概率，进而提高了半导体的性能。
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公开(公告)号：CN105655253B
公开(公告)日：2019-01-29
申请号：CN201410628894.9
申请日：2014-11-10
Applicant: 中芯国际集成电路制造(上海)有限公司
Inventor： 何永根
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供一种半导体结构及其形成方法，包括：提供半导体衬底，所述半导体衬底包括有源区结构和浅沟槽隔离结构；所述半导体衬底表面形成有栅极结构和位于所述栅极结构侧壁的侧墙，所述栅极结构包括位于半导体衬底表面的栅介质层，所述栅介质层包括位于半导体衬底表面的介质层和位于所述介质层表面的金属层，部分栅极结构和部分侧墙位于浅沟槽隔离结构表面；对位于浅沟槽隔离结构上方的部分金属层进行改性处理，使所述部分金属层转变为保护层。所述保护层保护位于有源区结构表面的栅介质层不被酸性物质腐蚀和消耗，避免了半导体器件的失效。
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公开(公告)号：CN104465380B
公开(公告)日：2018-06-01
申请号：CN201310430036.9
申请日：2013-09-18
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/336
Abstract: 一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；形成覆盖所述半导体衬底以及栅极结构的掩膜层；对所述掩膜层进行氧化处理，使得部分厚度的掩膜层转化为氧化层；图形化所述掩膜层和氧化层，以图形化的掩膜层和氧化层为掩膜，对位于栅极结构侧向区域的半导体衬底进行刻蚀，形成凹槽；形成填充满所述凹槽的应力层。本发明提供的半导体器件的制作方法，在对掩膜层进行氧化处理后，改善了形成应力层工艺的选择性，从而避免在形成应力层时，所述应力层的材料形成于掩膜层表面，优化半导体器件的电学性能。
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公开(公告)号：CN104465346B
公开(公告)日：2017-12-01
申请号：CN201310425760.2
申请日：2013-09-17
Applicant: 中芯国际集成电路制造(上海)有限公司
Inventor： 何永根
IPC: H01L21/28
Abstract: 一种形成栅极的方法，包括提供衬底；在所述衬底表面形成栅介质层；对所述栅介质层表面进行还原气体焙烤；对所述栅介质层表面进行吹扫；在吹扫过的栅介质层表面上形成栅极层；图形化所述栅极层以形成栅极。本发明的技术方案具有以下优点：对衬底的表面进行还原气体焙烤以及吹扫处理，去除了所述栅介质层表面上的杂质，减小了后续步骤中在所述栅介质层表面形成栅极层时产生凸起缺陷的几率。
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Patent Agency Ranking
公开(公告)号：CN106898568A
公开(公告)日：2017-06-27
申请号：CN201510960495.7
申请日：2015-12-18
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
Inventor： 何永根
IPC: H01L21/67
Abstract: 本发明提供一种腔室纯净度的监测方法，涉及半导体技术领域。该方法包括：步骤S101：提供半导体衬底；步骤S102：对所述半导体衬底执行烘焙工艺；步骤S103：在所述半导体衬底上形成外延薄膜；步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜；步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。该方法尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。
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公开(公告)号：CN104103502B
公开(公告)日：2017-02-22
申请号：CN201310113277.0
申请日：2013-04-02
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/28
Abstract: 一种晶体管的形成方法，包括：在半导体衬底上形成栅介质层；对栅介质层进行杂质掺杂，用于调整晶体管的功函数；进行杂质掺杂后，在栅介质层上形成栅极。本发明对栅介质层进行杂质掺杂，可以在栅介质层中形成功函数调整区。而且，该杂质掺杂过程可以有效控制杂质掺杂的浓度、时间，可以形成均匀掺杂并避免掺杂杂质扩散进入衬底。而且，可以增大栅介质层的介电常数，进而减小晶体管的等效氧化层厚度。另外，对栅介质层进行杂质掺杂而不再形成功函数调整层，可以相应减小晶体管的厚度尺寸，有利于半导体技术向更小特征尺寸迈进，促进半导体工艺的进步。
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公开(公告)号：CN106033720A
公开(公告)日：2016-10-19
申请号：CN201510125951.6
申请日：2015-03-20
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/28
Abstract: 一种半导体结构的形成方法，包括：提供基底；采用氧化处理在所述基底表面形成界面材料层；对所述界面材料层进行含氧氛围下的退火处理形成界面层，所述退火处理的温度高于所述氧化工艺的温度；在所述界面层表面形成介质层。采用上述方法可以提高形成的半导体结构中界面层的质量。
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公开(公告)号：CN105719969A
公开(公告)日：2016-06-29
申请号：CN201410734651.3
申请日：2014-12-04
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L21/0217 , H01L21/02247 , H01L21/02252 , H01L29/165 , H01L29/7848 , H01L29/785
Abstract: 一种鳍式场效应管的形成方法，包括：提供衬底，所述衬底表面形成有若干分立的鳍部；在所述衬底表面形成隔离层，所述隔离层顶部低于所述鳍部顶部且覆盖于鳍部的部分侧壁表面；形成覆盖于鳍部侧壁表面的侧墙层，且暴露出鳍部的顶部表面；对所述鳍部的顶部进行选择性氮化处理，将部分厚度的鳍部转化为半导体氮化层；采用湿法刻蚀工艺刻蚀去除所述半导体氮化层，以使相邻侧墙层和剩余的鳍部之间构成开口；在所述开口内填充应力层。本发明提高开口底部平整度，从而提高形成的应力层的质量，优化鳍式场效应管的电学性能。
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公开(公告)号：CN103295891B
公开(公告)日：2016-03-16
申请号：CN201210054234.5
申请日：2012-03-02
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/283
Abstract: 本发明提供了一种栅介质层的制作方法、晶体管的制作方法，所述栅介质层制作方法包括：利用热生长法在衬底上形成界面层；在界面层上形成高k栅介质层；利用含有O3或含有H2SO4、H2O2的水溶液对界面层或高k栅介质层进行表面处理。本发明利用热生长法形成质量佳的界面层之后，利用含有O3或含有H2SO4、H2O2的水溶液对界面层或高k栅介质层进行表面处理，以在界面层或高k栅介质层表面形成大量的适于提高高k栅介质层覆盖率的OH键，使高k栅介质层更容易在界面层上成核，提高了界面层与高k栅介质层之间的界面特性。
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