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公开(公告)号：CN113254384A
公开(公告)日：2021-08-13
申请号：CN202110695232.3
申请日：2021-06-23
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G06F15/163 , G06F3/06
摘要： 本发明涉及一种众核系统的数据传输方法及系统。方法包括当众核系统中PE对SDRAM进行写数据操作时，向控制器发送的写请求指令；控制器接收写请求指令，并分配buffer空间；同时发送写读指令至PE；PE根据写读指令向控制器发送写数据指令；控制器将写数据指令存储在对应的已分配的buffer空间中；同时向PE发送写完成指令以及检验丢包信息；当众核系统中PE对SDRAM进行读数据操作时，向控制器发送读请求指令；控制器根据读请求指令向PE发送读数据指令；PE接收完全部数据包之后，向控制器发送读完成指令以及检验丢包信息。本发明能够提高众核系统访存的效率，增强众核系统的稳定性。
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公开(公告)号：CN113077050A
公开(公告)日：2021-07-06
申请号：CN202110628284.9
申请日：2021-06-07
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种用于神经网络处理的数字域计算电路装置，该装置包括：存储阵列模块、写权重的位线控制及计算的列控制模块、行译码及输入驱动模块、加法器及输出模块、第一同或门、第二同或门、第三同或门和第四同或门；存储阵列模块包括N行×M列个存算子模块，各存算子模块包括第一存储单元、第二存储单元、管T7和管T8；存储阵列模块中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，存储阵列模块中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；第一乘累加输出和第二乘累加输出通过第三加法器进行累加输出。本发明实现数字域的多位乘累加的计算。
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公开(公告)号：CN112599165B
公开(公告)日：2021-06-29
申请号：CN202110238050.3
申请日：2021-03-04
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/413
摘要： 本发明涉及一种多bit输入与多bit权重乘累加的存内计算单元，其特征在于，包括输入端、多个6管SRAM存储单元、累加电容和输出线；各所述6管SRAM存储单元的字线分别与所述输入端连接，各所述6管SRAM存储单元的位线通过开关与所述累加电容的第一端连接，所述累加电容的第一端通过开关与输出线连接；所述输入端用于输入不同脉宽的输入信号，所述累加电容用于累加各所述6管SRAM存储单元的位线上的电压。本发明实现了减小了面积的多位运算。
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公开(公告)号：CN112992232A
公开(公告)日：2021-06-18
申请号：CN202110462886.1
申请日：2021-04-28
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种多位正负单比特存内计算单元、阵列和装置，该存内计算单元包括：多个存储部分和一个计算部分；计算部分包括位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；各存储部分的位线BL共线，各存储部分的位线BLB共线；位线BL和位线BLB均为存储部分的位线，用于将存储部分的权重读取到计算部分；位线RWLM_P、位线RWLL_P、位线RWLM_N和位线RWLL_N用于输入正负单比特数据；计算部分用于权重和正负单比特数据的相乘，权重和正负单比特数据相乘结果通过输出信号线RBL输出。本发明减小了占用面积同时扩大了应用范围。
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公开(公告)号：CN112884140A
公开(公告)日：2021-06-01
申请号：CN202110262768.6
申请日：2021-03-11
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种多位存内计算单元、阵列及装置，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。本发明实现2比特输入数据和权重的乘累加操作，提高了计算精度。
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公开(公告)号：CN112733665A
公开(公告)日：2021-04-30
申请号：CN202011624644.X
申请日：2020-12-31
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明公开了一种基于轻量化网络结构设计的人脸识别方法及系统。该方法首先对采集的图像进行处理，获取其中的人脸图像；然后对得到的人脸图像进行预处理，得到处理后的人脸图像及其镜像图像；再后，将人脸图像及其镜像图像输入到已训练好的人脸识别模型，得到人脸特征；最后，将人脸特征与人脸特征库中的特征逐一进行相似性度量，得到人脸识别的结果。本发明在人脸识别模型结构的设计上使用深度可分离卷积、瓶颈层和下采样层此类轻量化的结构设计，减少了网络的参数量与计算量。与现有大多数使用大型卷积神经网络的人脸识别方法相比，本发明提供的人脸识别方法在移动设备和嵌入式设备的部署上，有着根本性的优势。
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公开(公告)号：CN112685001A
公开(公告)日：2021-04-20
申请号：CN202011627419.1
申请日：2020-12-30
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G06F7/523
摘要： 本发明涉及一种Booth乘法器及其运算方法，属于乘法器运算技术领域，Booth乘法器包括初步译码模块，用于对输入的乘数和被乘数进行初步译码，得到部分积，并对部分积进行正负标记，得到正负标志信号；修正译码模块，用于根据正负标志信号对部分积进行分类处理，并对部分积进行修正译码处理，得到修正部分积；4‑2压缩单元，用于对修正部分积进行两级4‑2压缩处理，得到压缩部分积；信号控制模块，用于根据正负标志信号，确定取补操作中所需“加1”的个数，并控制4‑2压缩单元和32位超前进位加法器执行相应的取补操作；32位超前进位加法器，用于对压缩部分积求和，和值为最终的乘积结果，可有效提升运算速度，增强Booth乘法器的性能，并显著降低功耗。
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公开(公告)号：CN112558922A
公开(公告)日：2021-03-26
申请号：CN202110190886.0
申请日：2021-02-20
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明提供了一种基于分离字线的四管存内计算装置，所述装置包括：阵列设置的m×n个存内计算位单元，存内计算位单元包括：晶体管T1、晶体管T2、晶体管T3和晶体管T4；晶体管T1的源极和晶体管T2的源极均与电源连接，晶体管T1的漏极与晶体管T2的栅极连接，晶体管T1的栅极与晶体管T2的漏极连接；晶体管T3的源极与位线BL连接，晶体管T3的漏极与晶体管T1的栅极连接，晶体管T3的栅极与字线WLL连接；晶体管T4的源极与位线BLB连接，晶体管T4的漏极与晶体管T2的栅极连接，晶体管T4的栅极与字线WLR连接。本发明使用两条字线的结构来实现字线分离，计算逻辑简单，加速了计算过程，减小了结构面积。
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公开(公告)号：CN112151092B
公开(公告)日：2021-02-26
申请号：CN202011342249.2
申请日：2020-11-26
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/418 , G11C11/412 , G06F7/544 , G06N3/063
摘要： 本发明涉及一种基于4管存储的存储单元，存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；第一存储子单元和第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；第一存储子单元与第二存储子单元的结构相同；第一存储子单元的电容连接端与第一电容的第一端连接，第二存储子单元的电容连接端与第二电容的第一端连接，第一电容的第二端和第二电容的第二端均与位线MBL连接；第一电容的容量和第二电容的容量不同。本发明提高了计算精度。
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公开(公告)号：CN112185447A
公开(公告)日：2021-01-05
申请号：CN202011054193.0
申请日：2020-09-29
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/414 , G11C11/416 , G11C11/413
摘要： 本发明涉及一种8管双分裂控制存储单元、存储阵列及存内计算装置，包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2，采用两个T7管、T8管的NMOS串联实现权重和输入乘积的计算方式，将模拟计算结果在读位线上进行模拟累计，最后将模拟电压通过ADC数字化输出，简化了计算方式，节省了计算面积。
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