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公开(公告)号：CN113258910B
公开(公告)日：2021-10-19
申请号：CN202110707118.8
申请日：2021-06-25
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： H03K7/08
摘要： 本发明涉及一种基于脉宽调制的计算装置。该装置包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；存算单元阵列模块与输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块连接；输入驱动和脉宽输入模块用于产生Vin信号以及根据脉宽输入产生脉冲信号；位线驱动模块用于通过控制BL和BLB的电平实现权重的存取以及读出；字线驱动模块用于通过控制WL的电平实现控制权重的存储以及对权重的选择；读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；存算单元阵列模块用于根据权重进行存储和计算。本发明能够实现多位输入的乘法的计算，提高计算精度。
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公开(公告)号：CN112233712B
公开(公告)日：2021-03-05
申请号：CN202011461392.3
申请日：2020-12-14
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/412 , G11C11/417 , G06F7/544
摘要： 本发明涉及一种6T SRAM存算装置、存算系统及存算方法。存算装置包括存储部分和计算部分，其中的存储部分包括4个晶体管，控制数据和权重向存储部分的写入；计算部分包括2个晶体管，利用2比特输入的计算模式对存储部分的数据和权重做加权计算。存算系统以存算装置为核心，利用输入驱动器输入数据并存储，利用行解码器输入权重并存储，利用列译码和位线驱动模块实现权重由存储部分到计算部分的传递，利用加权按位乘累加输出模块对计算部分的输出结果做乘累加计算。本发明的存算装置和存算系统相比现有技术能够简化计算机的存算结构，减小占用面积；存算方法相比现有1比特输入的计算方法具有更高的计算精度和计算效率。
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公开(公告)号：CN111816231A
公开(公告)日：2020-10-23
申请号：CN202010748938.7
申请日：2020-07-30
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/41 , G11C11/413
摘要： 本发明涉及一种双-6T SRAM结构的存内计算装置。该装置包括：奇偶双通道阵列、T6T SRAM单元阵列、全局-局部参考电压产生模块、两位补码处理模块和输出组合器，奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至T6T SRAM单元阵列，T6T SRAM单元阵列用于将输入数据进行存储和计算；T6T SRAM单元阵列与全局-局部参考电压产生模块连接，全局-局部参考电压产生模块与两位补码处理模块连接，两位补码处理模块用于将T6T SRAM单元阵列计算后的数据进行补码操作，输出组合器和两位补码处理模块连接，输出组合器用于将补码操作后的数据进行累加结合，得到最终的输出数据。本发明能够减少中间数据的产生，降低功耗。
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公开(公告)号：CN112233712A
公开(公告)日：2021-01-15
申请号：CN202011461392.3
申请日：2020-12-14
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/412 , G11C11/417 , G06F7/544
摘要： 本发明涉及一种6T SRAM存算装置、存算系统及存算方法。存算装置包括存储部分和计算部分，其中的存储部分包括4个晶体管，控制数据和权重向存储部分的写入；计算部分包括2个晶体管，利用2比特输入的计算模式对存储部分的数据和权重做加权计算。存算系统以存算装置为核心，利用输入驱动器输入数据并存储，利用行解码器输入权重并存储，利用列译码和位线驱动模块实现权重由存储部分到计算部分的传递，利用加权按位乘累加输出模块对计算部分的输出结果做乘累加计算。本发明的存算装置和存算系统相比现有技术能够简化计算机的存算结构，减小占用面积；存算方法相比现有1比特输入的计算方法具有更高的计算精度和计算效率。
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公开(公告)号：CN112151091A
公开(公告)日：2020-12-29
申请号：CN202011045240.5
申请日：2020-09-29
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： G11C11/41 , G11C11/413 , G11C11/416
摘要： 本发明涉及一种8T SRAM单元及存内计算装置。该装置包括一个8T SRAM单元阵列、一个输入驱动器、一个列译码和位线驱动模块、一个行解码器和N个数模转换模块。本发明中的8T SRAM单元阵列使用的计算模式采用的2比特输入的乘算模式，相比传统的8T结构的存算SRAM采用的1比特输入的计算模式，能够提高计算的精度，有利于提高数据计算的准确性。同时本发明中的8T SRAM单元阵列的2比特计算方案，和传统的8T结构的存算SRAM相比实现了2个传统8T结构的存算SRAM才能完成的功能，降低了阵列的面积，减小了整体SRAM的面积消耗以及能耗，提高了效率。
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公开(公告)号：CN112992232A
公开(公告)日：2021-06-18
申请号：CN202110462886.1
申请日：2021-04-28
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种多位正负单比特存内计算单元、阵列和装置，该存内计算单元包括：多个存储部分和一个计算部分；计算部分包括位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；各存储部分的位线BL共线，各存储部分的位线BLB共线；位线BL和位线BLB均为存储部分的位线，用于将存储部分的权重读取到计算部分；位线RWLM_P、位线RWLL_P、位线RWLM_N和位线RWLL_N用于输入正负单比特数据；计算部分用于权重和正负单比特数据的相乘，权重和正负单比特数据相乘结果通过输出信号线RBL输出。本发明减小了占用面积同时扩大了应用范围。
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公开(公告)号：CN112884140A
公开(公告)日：2021-06-01
申请号：CN202110262768.6
申请日：2021-03-11
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种多位存内计算单元、阵列及装置，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。本发明实现2比特输入数据和权重的乘累加操作，提高了计算精度。
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公开(公告)号：CN112992232B
公开(公告)日：2021-08-17
申请号：CN202110462886.1
申请日：2021-04-28
申请人： 中科院微电子研究所南京智能技术研究院
摘要： 本发明涉及一种多位正负单比特存内计算单元、阵列和装置，该存内计算单元包括：多个存储部分和一个计算部分；计算部分包括位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；各存储部分的位线BL共线，各存储部分的位线BLB共线；位线BL和位线BLB均为存储部分的位线，用于将存储部分的权重读取到计算部分；位线RWLM_P、位线RWLL_P、位线RWLM_N和位线RWLL_N用于输入正负单比特数据；计算部分用于权重和正负单比特数据的相乘，权重和正负单比特数据相乘结果通过输出信号线RBL输出。本发明减小了占用面积同时扩大了应用范围。
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公开(公告)号：CN113258910A
公开(公告)日：2021-08-13
申请号：CN202110707118.8
申请日：2021-06-25
申请人： 中科院微电子研究所南京智能技术研究院
IPC分类号： H03K7/08
摘要： 本发明涉及一种基于脉宽调制的计算装置。该装置包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；存算单元阵列模块与输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块连接；输入驱动和脉宽输入模块用于产生Vin信号以及根据脉宽输入产生脉冲信号；位线驱动模块用于通过控制BL和BLB的电平实现权重的存取以及读出；字线驱动模块用于通过控制WL的电平实现控制权重的存储以及对权重的选择；读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；存算单元阵列模块用于根据权重进行存储和计算。本发明能够实现多位输入的乘法的计算，提高计算精度。
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