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公开(公告)号：CN119849421A
公开(公告)日：2025-04-18
申请号：CN202411878065.6
申请日：2024-12-19
Applicant: 中国科学院计算技术研究所
IPC: G06F30/394
Abstract: 本发明提供一种用于芯粒系统的基板掩模版复用的全局布线方法，包括：获取基板的各层的布线参数和网表信息，网表信息包括多个线网各自的关联端口；将各层划分为多个网格节点，得到各层网格图；将各层的各个线网的关联端口映射到对应层的网格图中，根据关联端口的映射结果和连接关系，构建各层的各个线网的最小树，包括关联端口所属的网格节点和连接边；基于所述最小树，在各层网格图上构建各层的各个线网的布线有向无环图，包括根据线网的最小树构建的备选路径；根据布线参数以及基于多个指标构建的动态规划算法，从各层的各个线网的布线有向无环图中搜索布线路径，得到全局布线结果，所述指标包括掩模版复用区域的距离、布线长度和过孔数。
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公开(公告)号：CN119513000A
公开(公告)日：2025-02-25
申请号：CN202411501478.2
申请日：2024-10-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种支持芯粒间多种互连拓扑的接口系统和通信方法，接口系统包括仲裁模块，用于执行仲裁操作，得到仲裁信息，包括：根据对片间通道进行分组仲裁以适应当下的芯粒互连拓扑形式，进而得到分组仲裁结果，对片内待传输的信号做仲裁以指定子通道进行信号传输，得到传输组别仲裁结果，不同的分组子通道能用于连接同一其他芯粒或者多个不同的其他芯粒；配置模块，用于根据分组仲裁结果，对片间通道进行分组配置等配置操作；片间通道模块，用于通过片间通道传输信号，包括：根据传输组别仲裁结果中指定的子通道传输对应的数据包；本发明可让芯粒在每个方向上就可以与多芯粒进行互连，由此适应丰富的片间互联拓扑形式、提高片间通道的利用率。
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公开(公告)号：CN118133760A
公开(公告)日：2024-06-04
申请号：CN202410232643.2
申请日：2024-02-29
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392
Abstract: 本发明提出一种芯粒互联接口自动化设计方法和装置，包括：获取芯粒系统的设计目标；根据该设计目标，调整芯粒互联接口的网表模板，生成符合该设计目标的设计网表；根据该设计网表中各功能模块的属性，区分该设计网表中数字电路部分与模拟电路部分；通过数字集成电路布局布线工具，生成该数字电路部分的数字电路版图；使用模拟集成电路布局布线自动工具，生成该模拟电路部分的模拟电路版图；通过设定芯粒互联接口，合并该数字电路版图与该模拟电路版图，得到该设计目标下的最终电路版图。本发明能够自动合并这些版图，生成一个完整、高效、准确的芯粒互联接口。
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公开(公告)号：CN117827560A
公开(公告)日：2024-04-05
申请号：CN202311700750.5
申请日：2023-12-12
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22
Abstract: 提供一种芯片接口及其测试方法，该芯片接口包括：输入端口，用于接收来自外部测试路径的伪随机二进制PRBS测试序列；测试序列对比模块，用于将所述输入端口接收的所述PRBS测试序列与所述测试序列对比模块中的标准序列进行对比，并输出比较结果；测试序列生成模块，用于生成PRBS测试序列；输出端口，用于将所述测试序列生成模块生成的PRBS测试序列输出至外部测试路径。
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公开(公告)号：CN116089080A
公开(公告)日：2023-05-09
申请号：CN202310013486.1
申请日：2023-01-05
Applicant: 中国科学院计算技术研究所
IPC: G06F9/50 , G06T1/20 , G06N3/0464
Abstract: 本发明提供了一种多视觉任务加速器和多视觉任务处理的控制方法，所述视觉任务是指利用卷积神经网络对输入的图像进行处理的任务，每个图像卷积神经网络包括至少一个卷积层，该加速器包括：用于执行卷积层的卷积运算的计算阵列；用于响应于一个或者多个视觉任务的加速计算请求，控制计算阵列执行一个视觉任务对应的卷积运算或者在计算阵列执行单个视觉任务对应的卷积运算存在空闲计算资源时将计算阵列分为至少两个区域以同时执行多个视觉任务中的至少两个视觉任务对应的卷积运算的控制器。
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Patent Agency Ranking
公开(公告)号：CN115423083A
公开(公告)日：2022-12-02
申请号：CN202211126536.9
申请日：2022-09-16
Applicant: 中国科学院计算技术研究所
Abstract: 一种双调度模式的神经网络加速器，所述加速器包括矩阵运算阵列、池化单元、激活单元，所述加速器还包括阵列切换模块、双调度缓存模块、辅助运算模块，其中：所述阵列切换模块用于控制矩阵运算阵列中子运算单元的之间的连接方式以实现矩阵运算阵列的阵列模式切换、控制双调度缓存模块缓存数据和传输数据的方式、以及控制辅助运算模块执行辅助运算；所述双调度缓存模块用于按照加速器对应的调度模式缓存从外部存储介质获取待处理的神经网络数据以及按照对应的调度模式将数据传输给矩阵运算阵列；所述辅助运算模块用于基于阵列切换控制模块的控制对矩阵运算阵列在串行阵列模式下执行运算后的结果进行加法计算。
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公开(公告)号：CN112132273B
公开(公告)日：2022-11-29
申请号：CN202010999529.4
申请日：2020-09-22
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供了一种计算装置、处理器、电子设备和计算方法，其中，计算装置包括：逻辑运算单元、匹配单元和存储单元；所述匹配单元将接收的三值形式的计算元素匹配为二值形式的计算元素输出给所述逻辑运算单元；所述逻辑运算单元包括与或非门运算单元，所述与或非门运算单元对接收的二值形式的计算元素执行与或非逻辑运算，获得二值形式的计算结果，其中，所述计算元素包括特征值和对应的权重值；所述存储单元将完成运算的所述二值形式的计算结果转换为三值形式的计算结果并存储。本发明可以实现同时处理二值神经网络和三值神经网路。
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公开(公告)号：CN119849422A
公开(公告)日：2025-04-18
申请号：CN202411879483.7
申请日：2024-12-19
Applicant: 中国科学院计算技术研究所
IPC: G06F30/394
Abstract: 本发明提供了一种用于设计芯粒系统的基板布局的方法，包括：获取待布局的各个芯粒的尺寸、基板可布局区域的尺寸、每个芯粒上的各个引脚和基板上的各个端口构成的接口集合、接口集合中各个接口的连接关系以及各个引脚在芯粒上的位置，用于初始化基板布局并以最小化布线的总线长为优化目标进行布局调整，得到第一布局结果；以最小化布局密度和接口间布线的总线长的加权和为优化目标，对第一布局结果进行全局布局优化，得到第二布局结果；对第二布局结果进行调整，使布局符合芯粒间的布局合理性约束，得到第三布局结果，其中，第一至第三布局结果中的每个布局结果包括设于基板的可布局区域内的各个芯粒的布设位置以及各个端口的布设位置。
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公开(公告)号：CN118246509A
公开(公告)日：2024-06-25
申请号：CN202410385647.4
申请日：2024-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种计算模块，包括一个多路分配器、一个与门和一个移位寄存器；其中所述多路分配器用于选择并传输1比特至与门的一个输入端，所述与门将从多路分配器接收到的比特值与待计算数据的一个比特值进行乘法运算，所述移位寄存器对获得的运算结果执行位移。本发明提供了一个对数据可实现比特级调整的神经网络处理单元，细粒度的调整计算位宽与传输模式，使包含该处理单元的处理器可在神经网络不同层采用不同的数据精度参与计算，在保证计算精度的前提下，提高了处理速度，减少了片上存储量，降低了能量损耗。
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公开(公告)号：CN118019356A
公开(公告)日：2024-05-10
申请号：CN202311628133.9
申请日：2023-11-30
Applicant: 中国科学院计算技术研究所
IPC: H10B80/00 , H01L25/065 , H01L23/538 , H01L21/60 , H01L21/50
Abstract: 本发明提出一种芯片、芯片制备方法，该芯片包含：一基板，由拼接分布的多个DRAM模块构成，每一所述DRAM模块为单层或多层DRAM；多个逻辑模块，每一所述所述DRAM模块配置至少一所述逻辑模块，放置于所述DRAM基板上层。本发明将多个DRAM模块拼接直接作为逻辑模块互联的基板，能够充分利用DRAM模块本身易实现的多层结构实现逻辑模块高密度、低延时互联。
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