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公开(公告)号：CN105161539B
公开(公告)日：2018-03-23
申请号：CN201510574417.3
申请日：2015-09-10
Applicant: 中国科学院微电子研究所 , 株洲南车时代电气股份有限公司
Abstract: 本发明公开了一种优化P+区域的自对准碳化硅MOSFET器件及其制作方法。该自对准碳化硅MOSFET器件由多个相同元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。该碳化硅MOSFET器件元胞包括两个源极、一个栅极、一个栅氧化层、两个N+源区、两个P+接触区、两个P阱、一个N‑漂移层、一个缓冲层、一个N+衬底、一个漏极和一个隔离介质层。本发明通过优化P+区域，形成良好的源极欧姆接触，降低导通电阻，同时短接源极与P阱，防止寄生NPN和PiN的寄生晶体管效应，可兼顾器件导通特性和击穿特性，可应用于高压、高频碳化硅MOSFET器件中。本发明采用自对准制造方法，简化工艺，精度控制沟道尺寸，可以制造横向和纵向功率MOSFET。
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公开(公告)号：CN105225943B
公开(公告)日：2018-03-06
申请号：CN201510702260.8
申请日：2015-10-26
Applicant: 中国科学院微电子研究所 , 株洲南车时代电气股份有限公司
IPC: H01L21/311
Abstract: 本发明公开了一种氧化硅的各向异性湿法腐蚀工艺中控制倾角的方法，该方法是在需要腐蚀的氧化硅层之上沉积一薄层氧化硅介质，通过调节该薄层氧化硅介质的致密度及厚度，实现对需要腐蚀的氧化硅层的侧向腐蚀速度控制，进而实现对需要腐蚀的氧化硅层的各向异性湿法腐蚀工艺中倾角的控制。该工艺方法简单，易于实现。而利用该方法制成的氧化硅介质作为抗刻蚀掩模为进一步控制刻蚀其它半导体材料的侧壁形貌提供了有效途径。
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公开(公告)号：CN105225943A
公开(公告)日：2016-01-06
申请号：CN201510702260.8
申请日：2015-10-26
Applicant: 中国科学院微电子研究所 , 株洲南车时代电气股份有限公司
IPC: H01L21/311
CPC classification number: H01L21/31111 , H01L21/31144
Abstract: 本发明公开了一种氧化硅的各向异性湿法腐蚀工艺中控制倾角的方法，该方法是在需要腐蚀的氧化硅层之上沉积一薄层氧化硅介质，通过调节该薄层氧化硅介质的致密度及厚度，实现对需要腐蚀的氧化硅层的侧向腐蚀速度控制，进而实现对需要腐蚀的氧化硅层的各向异性湿法腐蚀工艺中倾角的控制。该工艺方法简单，易于实现。而利用该方法制成的氧化硅介质作为抗刻蚀掩模为进一步控制刻蚀其它半导体材料的侧壁形貌提供了有效途径。
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公开(公告)号：CN105161539A
公开(公告)日：2015-12-16
申请号：CN201510574417.3
申请日：2015-09-10
Applicant: 中国科学院微电子研究所 , 株洲南车时代电气股份有限公司
CPC classification number: H01L29/7802 , H01L21/0445 , H01L29/0696 , H01L29/66068 , H01L29/7803
Abstract: 本发明公开了一种优化P+区域的自对准碳化硅MOSFET器件及其制作方法。该自对准碳化硅MOSFET器件由多个相同元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。该碳化硅MOSFET器件元胞包括两个源极、一个栅极、一个栅氧化层、两个N+源区、两个P+接触区、两个P阱、一个N-漂移层、一个缓冲层、一个N+衬底、一个漏极和一个隔离介质层。本发明通过优化P+区域，形成良好的源极欧姆接触，降低导通电阻，同时短接源极与P阱，防止寄生NPN和PiN的寄生晶体管效应，可兼顾器件导通特性和击穿特性，可应用于高压、高频碳化硅MOSFET器件中。本发明采用自对准制造方法，简化工艺，精度控制沟道尺寸，可以制造横向和纵向功率MOSFET。
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公开(公告)号：CN115425075B
公开(公告)日：2024-10-01
申请号：CN202211021554.0
申请日：2022-08-24
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明涉及一种平面栅IGBT器件，其背部存在异质结，通过异质结存储并导通过剩载流子，大大提升器件的关断速度，显著降低器件的关断时间和关断损耗，同时不影响器件的击穿电压与栅极氧化物电场强度，更好地实现了器件正向导通压降与关断损耗之间的折衷。本发明还涉及平面栅IGBT器件的制备方法，其与传统的SiC IGBT制备工艺适配。
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Patent Agency Ranking
公开(公告)号：CN116432368A
公开(公告)日：2023-07-14
申请号：CN202210003374.3
申请日：2022-01-04
Applicant: 中国科学院微电子研究所
IPC: G06F30/20 , G06F113/18 , G06F119/08
Abstract: 本公开提供一种热电联合仿真方法及装置，方法包括：构建散热模型和热电仿真模型；获取用于表示器件热容随热阻变化规律的实际结构函数；对所述散热模型和热电仿真模型进行校准，以使得根据所述散热模型和热电仿真模型得到的仿真结构函数与所述实际结构函数对应的变化规律一致。该方法及装置可以大幅度提高热电仿真的准确性和精确性，提高了器件的设计和测试的效率，并且，极大地减少浪涌、短路等破坏性试验的次数，降低测试及研发成本。
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公开(公告)号：CN115527848A
公开(公告)日：2022-12-27
申请号：CN202110706098.2
申请日：2021-06-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/3065 , H01L21/033
Abstract: 本发明涉及一种SiC沟槽的刻蚀方法，属于半导体加工技术领域，用于解决刻蚀后沟槽的侧壁粗糙度远高于外延和抛光过的晶圆表面，过高的粗糙度会降低导电沟道的迁移率和栅氧可靠性的问题。所述方法包括：在碳化硅基质表面制备图形化的掩膜层；对所述掩膜层进行图形优化；利用所述图形优化后的掩膜层对所述碳化硅基质进行刻蚀。本发明提供的技术方案能够降低刻蚀后碳化硅的侧壁粗糙度和表面波纹度，并保证器件的电学性能。
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公开(公告)号：CN114783862A
公开(公告)日：2022-07-22
申请号：CN202110088948.7
申请日：2021-01-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/3105
Abstract: 本发明提供了一种提高SiC场效应晶体管中栅氧化层可靠性的方法，该方法通过在三种加工环境下，采用不同的气体对SiO2栅氧化层依次进行三次退火处理，以降低SiO2栅氧化层界面处的C相关缺陷。也就是说，通过三次连续的退火处理，可以处理掉SiC场效应晶体管中SiO2栅氧化层界面处的多种陷阱和缺陷，界面质量得到优化，致密性得到增强，漏电流减小，可靠性得到提升，进而提高SiC场效应晶体管的性能。
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公开(公告)号：CN109244126B
公开(公告)日：2021-10-08
申请号：CN201811004022.X
申请日：2018-08-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；CJI掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm。
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公开(公告)号：CN109216436B
公开(公告)日：2021-08-03
申请号：CN201811065180.6
申请日：2018-09-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N‑外延层，所述N‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
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