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公开(公告)号：CN105489756A
公开(公告)日：2016-04-13
申请号：CN201510881785.2
申请日：2015-12-03
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
CPC classification number: H01L45/16 , H01L45/1666
Abstract: 本发明提出的一种基于自选择腐蚀的水平全限制相变存储器的制备方法，解决了GST填充困难和对化学机械抛光(CMP)工艺的依赖的难题。处于晶态和非晶态下的GeSbTe合金在碱性溶液中的腐蚀速率差异超过一个数量级，通过加热电极对GeSbTe合金施加电脉冲能够且仅能够将位于水平对置电极缝隙内的GeSbTe合金材料设置为非晶态。这样通过在碱性溶液中腐蚀适当时间，可以把GeSbTe合金自对准地填充到水平电极缝隙内。工艺简单易行，对要要制备的局限性相变节点没有体积上的限制。本发明对于快速实现小单元功耗、大器件工作可靠性、与现有的CMOS工艺兼容，具有非常好的产业化应用前景。
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公开(公告)号：CN105390612A
公开(公告)日：2016-03-09
申请号：CN201510881248.8
申请日：2015-12-03
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
CPC classification number: H01L45/16
Abstract: 本发明提出了一种基于锥形衬底的相变存储器的制备方法。基于绝缘锥形衬底的相变单元，电极电场在相变材料中设计的局部区域(锥形衬底顶端上方)得以增强，诱导相变。这样就可以在不缩小相变材料物理体积的情况下，减小有效的相变体积，从而达到降低器件功耗的目的。该设计不涉及复杂的薄膜填充工艺，工艺精度要求低，简便易行。此外，由于备用的相变材料储备充分，该结构还具有较好的疲劳特性，器件的工作可靠性高，与现有的CMOS工艺兼容，具有非常好的产业化应用前景。
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公开(公告)号：CN105185823A
公开(公告)日：2015-12-23
申请号：CN201510490086.5
申请日：2015-08-11
Applicant: 中国科学院半导体研究所
IPC: H01L29/66 , H01L29/06 , H01L29/423 , H01L21/683 , B82Y40/00
CPC classification number: H01L29/66522 , B82Y40/00 , H01L21/6836 , H01L29/0673 , H01L29/4236 , H01L29/66568 , H01L2221/68386
Abstract: 本发明涉及晶体管的制备方法，特别涉及一种围栅无结纳米线晶体管的制备方法。采用MOCVD在III-V族材料上外延生长掺杂的纳米线阵列，并通过热剥离胶带和固定面板将纳米线转移，在硅基衬底上制备围栅结构的无结纳米线晶体管。本发明提供的这种围栅无结纳米线晶体管的制备方法，可以实现III-V族材料纳米线与平面硅工艺的兼容，同时有效抑制迁移率退化，提升晶体管的电流驱动能力。
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公开(公告)号：CN103105325A
公开(公告)日：2013-05-15
申请号：CN201310038944.3
申请日：2013-01-31
Applicant: 中国科学院半导体研究所
Abstract: 本发明公开了一种水平全限制相变量子点相变机理的检测方法。该方法在多种相变材料在水平金属电极间的高精度自对准制备的基础上，通过加电脉冲控制全限制量子点的相变，并且采用TEM对相变过程进行实时监测、记录，从而能够实时检测各量子点的相变，近似地模拟相同尺寸下垂直结构PCRAM的相变过程。
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公开(公告)号：CN102593356A
公开(公告)日：2012-07-18
申请号：CN201210088406.0
申请日：2012-03-29
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种与光刻分辨率无关的水平相变存储器的制备方法，包括：在衬底上依次生长电热绝缘材料层、相变材料层和牺牲材料层；通过光刻和干法刻蚀的方法，形成制备侧墙的台阶；淀积侧墙材料层保形覆盖样品上表面；干法回刻侧墙材料层，去除侧墙材料层，形成高和宽均为纳米尺度的侧墙；湿法腐蚀去除牺牲材料层；干法刻蚀相变材料层，形成相变材料的纳米线；在侧墙材料层的一条边上，制备一条抗腐蚀的电极材料层，横向跨置由牺牲材料层和侧墙材料层构造的纵向叠层纳米线结构；湿法腐蚀去除侧墙材料层；通过金属电极材料层掩膜，干法刻蚀去除电极材料层下方以外的相变材料层；剥离，形成相变材料层全限制在电极材料层间的结构，钝化并引出测试电极，完成器件的制备。
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Patent Agency Ranking
公开(公告)号：CN116779426A
公开(公告)日：2023-09-19
申请号：CN202210732175.6
申请日：2022-06-23
Applicant: 北京智芯微电子科技有限公司 , 中关村芯海择优科技有限公司 , 中国科学院半导体研究所
IPC: H01L21/033 , H01L21/285
Abstract: 本公开提供了一种掩膜结构及制备方法、用途，该掩膜结构包括：衬底层；器件安置区，为衬底层上的通孔结构；掩膜层，掩膜层位于衬底层的上方，掩膜层内包含镂空区，镂空区位于器件安置区的上方。
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公开(公告)号：CN104051623B
公开(公告)日：2016-09-14
申请号：CN201410276211.8
申请日：2014-06-19
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种多位高集成度垂直结构存储器的制备方法，包括：在衬底上淀积第一电热隔离材料层；淀积第一电极材料层，淀积第二电热隔离材料层；淀积第二电极材料层，形成第二下电极；淀积第三电热隔离材料层；制作第三下电极；淀积第四电热隔离材料层；依次淀积存储材料层及第四电极材料层，淀积第五电热隔离材料层；淀积第五电极材料层；在第五电热隔离材料层开孔至上电极的上表面；淀积第六电极材料层，并去除第六掩模开槽并剥离形成三个第二测试电极。本发明对于快速实现小单元功耗及大单位面积集成度，与现有的CMOS工艺兼容，具有非常好的产业化应用前景。
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公开(公告)号：CN103219462A
公开(公告)日：2013-07-24
申请号：CN201310101003.X
申请日：2013-03-27
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种环形垂直结构相变存储器的制备方法，包括：在衬底上依次淀积第一电热绝缘材料层和下电极材料层；在下电极材料层上淀积第二电热绝缘材料层，在下电极材料层上开孔；在第二电热绝缘材料层上依次淀积插塞电极材料层和第三电热绝缘材料层；在第三电热绝缘材料层上形成圆柱形的电热绝缘材料层掩模；干法刻蚀插塞电极材料层至第二电热绝缘材料层上表面；在其上依次淀积第一低热导率材料层、相变材料层、第二低热导率材料层；形成第一低热导率材料层、相变材料层、第二低热导率材料层构成的侧墙；在第二电热绝缘材料层的上表面、侧墙的外表面以及电热绝缘材料层掩模的上表面，制备上电极材料层；在下电极材料层上引出下测试电极，在上电极材料层上引出上测试电极，完成器件的制备。
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公开(公告)号：CN102623307A
公开(公告)日：2012-08-01
申请号：CN201210088596.6
申请日：2012-03-29
Applicant: 中国科学院半导体研究所
Abstract: 一种通用的多种材料间全限制量子点的自对准制备方法，包括：在衬底上依次淀积生长电热绝缘材料层、第一功能材料层和牺牲材料层；旋涂SU-8胶并电子束曝光；干法刻蚀至电热绝缘材料层的上表面；淀积第二功能材料层；经电子束曝光形成横向的条形纳米量级的SU-8胶条，并跨越由第一功能材料层；干法刻蚀第二功能材料层至电热绝缘材料层的上表面；腐蚀去除牺牲材料层，暴露出第二功能材料层下方以外的第一功能材料层；干法刻蚀去除第二功能材料层下方以外的第一功能材料层；超声-剥离，制备出第一功能材料层全限制在第二功能材料层间的水平器件结构。本发明藉由线宽控制精度高、定位精确、可拓展性好、制备简单、可靠性高、制备良品率高、研发成本低、可移植性好、经济高效的优点。
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公开(公告)号：CN116770221A
公开(公告)日：2023-09-19
申请号：CN202210727515.6
申请日：2022-06-23
Applicant: 北京智芯微电子科技有限公司 , 中关村芯海择优科技有限公司 , 中国科学院半导体研究所
Abstract: 本公开提供了一种掩膜结构及制备方法、在凹槽内进行结构图形化的方法，其中，该掩膜结构包括：衬底层；第一镂空区，第一镂空区位于衬底层上；掩膜层，掩膜层位于衬底层的上方，掩膜层中包含第二镂空区，且第二镂空区位于第一镂空区的上方。
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