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公开(公告)号：CN118471818A
公开(公告)日：2024-08-09
申请号：CN202410677678.7
申请日：2024-05-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/04 , H01L29/78
Abstract: 本发明涉及一种改善SiC VDMOS导通电阻的方法，通过控制JFET区离子注入的能量实现不同深度的JFET区掺杂，得到埋层注入JFET区的SiC VDMOS器件。本发明得到的器件栅氧化层中的最大电场得到有效降低，埋层注入JFET区的设计有助于扩展电流，提高电流密度，导通电阻得到有效降低，具有良好的应用前景。
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