-
公开(公告)号：CN103164314B
公开(公告)日：2014-02-19
申请号：CN201310057124.9
申请日：2013-02-22
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F11/267
摘要： 本发明公开了一种基于异步物理层接口的PCIe接口芯片硬件验证方法，其实施步骤如下：1)构建具有标准PCI Express接口的FPGA硬件平台；2)在待验证的PCI Express接口芯片ASIC代码中的PCI Express软核与物理层之间插入用于匹配频率差的异步物理层接口；3)将待验证的PCI Express接口芯片ASIC代码迁移到FPGA硬件平台综合实现，并根据PCIExpress接口芯片被综合的最高频率设置降频PIPE接口的工作频率；4)使用测试程序通过FPGA硬件平台对PCI Express接口芯片的PCI Express软核和用户逻辑进行功能测试。本发明能够实现PCI Express接口芯片的降频硬件验证，具有兼容现有测试代码、实现简单方便、通用性好、资源占用率低的优点。
-
公开(公告)号：CN103152281A
公开(公告)日：2013-06-12
申请号：CN201310069391.8
申请日：2013-03-05
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H04L12/803 , H04L12/865
摘要： 一种基于两级交换的负载均衡调度方法，第一级输入端口将到达信元按照目的端口缓冲在VOQ队列，调度器通过第一级交换网络将报文交换至第二级输入端口，VOQ队列中来自同一条流的k个信元称之为一个单位帧；第一级每个输入端口根据流量分布矩阵执行最小长度分派，在k个连续的外部时间槽，通过第一级交换网络将同一条流的单位帧发送至该流固定的映射区域；N个第二级输入端口被依次划分为N/k组，每组含k个连续的第二级输入端口构成一个区域，各区域按照目的端口将信元缓冲在OQ队列，通过第二级交换网络交换至目的输出端口。本发明具有调度过程简单、无需任何计算或者通信、易于硬件实现、实现了100％的吞吐率并能保证报文的顺序等优点。
-
公开(公告)号：CN101620643B
公开(公告)日：2011-03-09
申请号：CN200910043827.X
申请日：2009-07-03
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F17/50
摘要： 本发明公开了一种基于FPGA的体系结构仿真系统设计方法，要解决的技术问题是提供一种增大FPGA仿真规模的方法。技术方案是首先在时钟锁相环中产生指令时钟和数据时钟，然后设计指令存储器、数据存储器、计算簇仿真单元、控制器中的地址产生模块，接着连接时钟锁相环、计算簇仿真单元、控制器、指令存储器和数据存储器，构成仿真系统，最后将仿真系统烧制到FPGA芯片中。采用本发明能对SIMD结构的处理器进行类时钟精确仿真，当处理器中计算簇数目扩展时，能在不增加过多硬件开销的情况下实现仿真系统扩展，且扩展方便，有效降低了FPGA仿真成本。
-
公开(公告)号：CN1545034A
公开(公告)日：2004-11-10
申请号：CN200310110565.7
申请日：2003-11-26
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/08
摘要： 本发明公开了一种片内多处理器局部cache一致性的双环监听方法，目的在于对现有片内多处理器间局部cache一致性方案进行改进，解决访问结点个数受限和局部cache一致性造成的访问冲突等问题。技术方案是其总体结构除含有多个CPU、cache、MIU外，还含有转发总线和双环结构，且cache分为一级指令cache、一级数据cache、二级cache，同时增加专门的逻辑控制电路扩展一级cache控制器的功能，使其通过双环结构发布所属处理节点对于数据的访问信息，获取和传播其它节点对于数据的访问情况，且借助转发总线完成cache一致性维护，并对一级数据cache标志位进行了扩展。本发明充分利用了芯片内部潜在的通信能力，使访问的冲突明显降低，通过较少的硬件开销解决了局部cache一致性问题。
-
公开(公告)号：CN103152281B
公开(公告)日：2014-09-17
申请号：CN201310069391.8
申请日：2013-03-05
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H04L12/803 , H04L12/865
摘要： 一种基于两级交换的负载均衡调度方法，第一级输入端口将到达信元按照目的端口缓冲在VOQ队列，调度器通过第一级交换网络将报文交换至第二级输入端口，VOQ队列中来自同一条流的k个信元称之为一个单位帧；第一级每个输入端口根据流量分布矩阵执行最小长度分派，在k个连续的外部时间槽，通过第一级交换网络将同一条流的单位帧发送至该流固定的映射区域；N个第二级输入端口被依次划分为N/k组，每组含k个连续的第二级输入端口构成一个区域，各区域按照目的端口将信元缓冲在OQ队列，通过第二级交换网络交换至目的输出端口。本发明具有调度过程简单、无需任何计算或者通信、易于硬件实现、实现了100％的吞吐率并能保证报文的顺序等优点。
-
公开(公告)号：CN103117904B
公开(公告)日：2014-04-16
申请号：CN201310056953.5
申请日：2013-02-22
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H04L12/26
摘要： 一种用于数据链路层的并行自测试装置及其方法，该装置包括BIST使能模块、链路状态模块、控制模块、BIST控制器、BIST启动/停止报文产生器、BIST测试模式产生器、BIST序列报文封装器、BIST序列报文去封装器、BIST启动/停止报文检测器、BIST输出响应分析器；该方法为采用上述装置进行并行自测试，其步骤为：（1）启动测试的过程；（2）通过BIST输出响应分析器接收分析测试结果；（3）停止测试的过程。本发明原理简单、易实现、兼容性好、实用性强，其不依赖高层软件就能够实现对绑定后的多条通道进行并行测试，而且克服了不同厂家的收发器BIST功能互不兼容的问题。
-
公开(公告)号：CN101699392A
公开(公告)日：2010-04-28
申请号：CN200910044748.0
申请日：2009-11-12
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F9/38
摘要： 本发明公开了一种流处理器中IO单元复用方法，要解决的技术问题是在流处理器的设计中克服一个IO单元只能执行一个流的限制，实现少量IO单元对大量输入输出流的扩展支持，降低硬件开销。技术方案是修改编译器，在编译器中增加IO单元复用处理模块，给每个流分配一个流标识符，将IO操作调度到流标识符指定的IO单元上执行；改进流处理器中运算簇的硬件结构，在IO单元和流缓冲之间增加K个多路选择器；IO单元对流标识符部分进行译码，译码结果作为仲裁信号，各多路选择器根据仲裁信号对流的访问进行仲裁以实现流的输入输出。采用本发明可使输入输出流的数目不再受IO单元数量的限制，大幅减少IO单元数目，硬件开销小。
-
公开(公告)号：CN100573500C
公开(公告)日：2009-12-23
申请号：CN200810031299.1
申请日：2008-05-15
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种基于Avalon总线的流处理器IP核。技术方案是IP核由标量核、流处理核组成，它们通过Avalon总线互连，标量核中设计有一个动态调度器——异构核中间件，它既与标量核中的编译器连接，又与流处理核连接，完成标量核和流处理核之间的链接，向流级程序提供调用接口；流处理核中设计有流级程序的执行部件——流级执行单元，它既与标量核连接，又与流处理核的微控制器、存储控制器、流寄存器文件、网络接口连接，它缓存流指令、选择流指令、执行流指令、传递标量数据、向标量核提供流级执行单元状态；流指令来自适应这种体系结构的流指令集。本发明能适应媒体应用和科学计算等领域的流应用对较高处理速度的要求，具有较好的通用性。
-
公开(公告)号：CN101246434A
公开(公告)日：2008-08-20
申请号：CN200810030756.5
申请日：2008-03-06
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种利用剩余资源分配寄存器的方法，要解决的技术问题是在处理器寄存器分配过程中减小寄存器文件压力过载，减少溢出访存。技术方案是在寄存器分配失败后，首先构建剩余网络，然后选择平移变量，再对选定的平移变量选择合适的平移路径，并在平移路径中插入copy操作，然后重新进行寄存器分配，如果成功则结束，否则重新进行新的负载平移，直到寄存器分配成功为止。采用本发明可减轻分布式寄存器文件压力，大幅避免单个寄存器文件的溢出，有效避免寄存器分配失败的问题，且本发明不会带来性能上的开销，是无损的。
-
公开(公告)号：CN103150278B
公开(公告)日：2014-03-05
申请号：CN201310069161.1
申请日：2013-03-05
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/28 , H04L12/863
摘要： 本发明公开了一种基于PIO和DMA混合的网络接口卡描述符提交方法，实施步骤如下：1）在网络接口卡中建立硬件发送队列，在主存建立主存发送队列；2）初始化描述符；3）用户进程以PIO方式直接访问网络接口卡将描述符写入硬件发送队列，或者将描述符提交主存发送队列，而把门铃数据写入硬件发送队列；网络接口卡顺序处理硬件发送队列的数据时，判断当前数据类型，如果是描述符，根据长度域的值从硬件发送队列读回处理；如果是门铃数据，就启动DMA从主存发送队列中取回再进行处理，并且网络接口卡执行DMA读下一个描述符的过程与处理当前描述符的过程重叠进行。本发明具有消息启动延迟小、发送队列容量大、数据处理简单高效的优点。
-
-
-
-
-
-
-
-
-
搜索结果
28 条记录 (耗时 0.036 秒)
