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公开(公告)号：CN103248467B
公开(公告)日：2015-10-28
申请号：CN201310177030.5
申请日：2013-05-14
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种基于片内连接管理的RDMA通信方法，实施步骤如下：1）在网络接口卡中建立发送上下文数据结构、接收上下文数据结构；在主机内存中建立的描述符队列、短消息接收队列、完成事件队列；2）源节点主机向主机内存中的描述符队列提交RDMA写描述符，源节点网卡获取待处理描述符。3）源节点网卡检查当前已获取的描述符为RDMA写描述符，在源节点和目的节点网卡芯片之间建立连接；4）在已建立连接的基础上，源节点以DMA方式从本机内存中获取数据并发往目的节点网卡。本发明具有可扩展性好、支持多路径传输、数据传输可靠、多核处理效率高、单报文消息传输延迟低的优点。
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公开(公告)号：CN104407992A
公开(公告)日：2015-03-11
申请号：CN201410782798.X
申请日：2014-12-17
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/08
摘要： 本发明公开了一种基于双端口寄存器阵列的四端口存储器，目的是解决目前使用寄存器组或四端口寄存器阵列即四端口RA实现地址缓冲区时占用芯片面积大的问题。本发明技术方案是在双端口RA上增加空闲地址计数器、空闲地址写控制模块、空闲地址读控制模块、存储器读请求生成模块、存储器写请求生成模块、第一与门、第二与门、空闲地址交换寄存器读写控制模块、空闲地址交换寄存器、空闲地址选择模块、存储器写控制模块、存储器读控制模块、存储器输出数据选择模块。本发明采用双端口RA实现了四端口存储器，采用本发明作为多VC动态共享缓冲区中的地址缓冲区时可以节省存储器占用面积，从而减少芯片面积，避免布线拥塞。
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公开(公告)号：CN103150278A
公开(公告)日：2013-06-12
申请号：CN201310069161.1
申请日：2013-03-05
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/28 , H04L12/863
摘要： 本发明公开了一种基于PIO和DMA混合的网络接口卡描述符提交方法，实施步骤如下：1）在网络接口卡中建立硬件发送队列，在主存建立主存发送队列；2）初始化描述符；3）用户进程以PIO方式直接访问网络接口卡将描述符写入硬件发送队列，或者将描述符提交主存发送队列，而把门铃数据写入硬件发送队列；网络接口卡顺序处理硬件发送队列的数据时，判断当前数据类型，如果是描述符，根据长度域的值从硬件发送队列读回处理；如果是门铃数据，就启动DMA从主存发送队列中取回再进行处理，并且网络接口卡执行DMA读下一个描述符的过程与处理当前描述符的过程重叠进行。本发明具有消息启动延迟小、发送队列容量大、数据处理简单高效的优点。
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公开(公告)号：CN103117904A
公开(公告)日：2013-05-22
申请号：CN201310056953.5
申请日：2013-02-22
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H04L12/26
摘要： 一种用于数据链路层的并行自测试装置及其方法，该装置包括BIST使能模块、链路状态模块、控制模块、BIST控制器、BIST启动/停止报文产生器、BIST测试模式产生器、BIST序列报文封装器、BIST序列报文去封装器、BIST启动/停止报文检测器、BIST输出响应分析器；该方法为采用上述装置进行并行自测试，其步骤为：（1）启动测试的过程；（2）通过BIST输出响应分析器接收分析测试结果；（3）停止测试的过程。本发明原理简单、易实现、兼容性好、实用性强，其不依赖高层软件就能够实现对绑定后的多条通道进行并行测试，而且克服了不同厂家的收发器BIST功能互不兼容的问题。
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公开(公告)号：CN103490861B
公开(公告)日：2016-08-24
申请号：CN201310474747.6
申请日：2013-10-12
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种用于物理编码子层的加扰方法及装置，加扰方法步骤如下：通过一个移位寄存器接收本轮加扰数据按照物理介质分组传输的每一个分组数据，且每一个周期将移位寄存器中存储的线性序列向左移动一个分组数据的长度；据标准加扰多项式将移位寄存器中存储的线性序列进行加扰；通过状态机检测当前分组数据在本轮加扰数据中的位置，如果当前分组数据为本轮加扰数据的非最末组数据时，则直接将加扰结果输出；如果当前分组数据为本轮加扰数据的最末组数据时，则将加扰结果插入边界标记后输出；加扰装置包括移位寄存器、扰码器和数据输出模块。本发明具有加扰效率高、加扰延迟低的优点。
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公开(公告)号：CN103150278B
公开(公告)日：2014-03-05
申请号：CN201310069161.1
申请日：2013-03-05
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/28 , H04L12/863
摘要： 本发明公开了一种基于PIO和DMA混合的网络接口卡描述符提交方法，实施步骤如下：1）在网络接口卡中建立硬件发送队列，在主存建立主存发送队列；2）初始化描述符；3）用户进程以PIO方式直接访问网络接口卡将描述符写入硬件发送队列，或者将描述符提交主存发送队列，而把门铃数据写入硬件发送队列；网络接口卡顺序处理硬件发送队列的数据时，判断当前数据类型，如果是描述符，根据长度域的值从硬件发送队列读回处理；如果是门铃数据，就启动DMA从主存发送队列中取回再进行处理，并且网络接口卡执行DMA读下一个描述符的过程与处理当前描述符的过程重叠进行。本发明具有消息启动延迟小、发送队列容量大、数据处理简单高效的优点。
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公开(公告)号：CN103490861A
公开(公告)日：2014-01-01
申请号：CN201310474747.6
申请日：2013-10-12
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种用于物理编码子层的加扰方法及装置，加扰方法步骤如下：通过一个移位寄存器接收本轮加扰数据按照物理介质分组传输的每一个分组数据，且每一个周期将移位寄存器中存储的线性序列向左移动一个分组数据的长度；据标准加扰多项式将移位寄存器中存储的线性序列进行加扰；通过状态机检测当前分组数据在本轮加扰数据中的位置，如果当前分组数据为本轮加扰数据的非最末组数据时，则直接将加扰结果输出；如果当前分组数据为本轮加扰数据的最末组数据时，则将加扰结果插入边界标记后输出；加扰装置包括移位寄存器、扰码器和数据输出模块。本发明具有加扰效率高、加扰延迟低的优点。
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公开(公告)号：CN104407992B
公开(公告)日：2017-04-05
申请号：CN201410782798.X
申请日：2014-12-17
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种基于双端口寄存器阵列的四端口存储器，目的是解决目前使用寄存器组或四端口寄存器阵列即四端口RA实现地址缓冲区时占用芯片面积大的问题。本发明技术方案是在双端口RA上增加空闲地址计数器、空闲地址写控制模块、空闲地址读控制模块、存储器读请求生成模块、存储器写请求生成模块、第一与门、第二与门、空闲地址交换寄存器读写控制模块、空闲地址交换寄存器、空闲地址选择模块、存储器写控制模块、存储器读控制模块、存储器输出数据选择模块。本发明采用双端口RA实现了四端口存储器，采用本发明作为多VC动态共享缓冲区中的地址缓冲区时可以节省存储器占用面积，从而减少芯片面积，避免布线拥塞。
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公开(公告)号：CN104123503A
公开(公告)日：2014-10-29
申请号：CN201410292502.6
申请日：2014-06-25
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F21/60
CPC分类号： G06F21/14
摘要： 本发明公开了一种SAT问题计算外包中的CNF公式数据保护方法，实施步骤如下：生成Husk公式S2和Husk解Hr；将原始CNF公式S1、S2两者以保持解空间不变为前提混合生成新CNF公式S以及变量映射表M；将待求解数据使用新CNF公式S转换为CNF公式数据并外包到远端服务器，利用远端服务器对收到的CNF公式数据求解得到混淆解Or；基于变量映射表M对混淆解Or解映射，将解映射时在变量映射表M中被标记映射至原始CNF公式S1的实际变量填充至原始解R并进行正确性验证，最终得到混淆解Or对应的原始解R。本发明能够混淆任意CNF公式S1以隐藏其包含的结构信息、并保证混淆之后的CNF公式S可使用原SAT求解器求解，还可对外包计算的结果进行正确性验证。
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公开(公告)号：CN103164314B
公开(公告)日：2014-02-19
申请号：CN201310057124.9
申请日：2013-02-22
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F11/267
摘要： 本发明公开了一种基于异步物理层接口的PCIe接口芯片硬件验证方法，其实施步骤如下：1)构建具有标准PCI Express接口的FPGA硬件平台；2)在待验证的PCI Express接口芯片ASIC代码中的PCI Express软核与物理层之间插入用于匹配频率差的异步物理层接口；3)将待验证的PCI Express接口芯片ASIC代码迁移到FPGA硬件平台综合实现，并根据PCIExpress接口芯片被综合的最高频率设置降频PIPE接口的工作频率；4)使用测试程序通过FPGA硬件平台对PCI Express接口芯片的PCI Express软核和用户逻辑进行功能测试。本发明能够实现PCI Express接口芯片的降频硬件验证，具有兼容现有测试代码、实现简单方便、通用性好、资源占用率低的优点。
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