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公开(公告)号：CN116707702A
公开(公告)日：2023-09-05
申请号：CN202210180518.2
申请日：2022-02-25
Applicant: 上海大学
IPC: H04L1/00
Abstract: 一种基于FPGA的LTE‑V收端CCH信道解速率匹配的系统及方法，包括：状态机控制单元、输入控制单元、块随机存储器单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出。本发明利用CCH信道解速率匹配每次比特变换规则相同的规律，避免了交织和解交织的计算并显著简化了系统结构。
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公开(公告)号：CN113055025A
公开(公告)日：2021-06-29
申请号：CN202110269830.4
申请日：2021-03-12
Applicant: 上海大学
IPC: H03M13/11
Abstract: 一种可重构的极化码与低密度奇偶校验码译码器，包括：RDU集群、译码控制器、存储控制器和可重构存储器，其中：译码控制器根据译码方式和译码模式对RDU集群中的每个码字的RDU进行动态重新分组、生成指令字并输出至RDU集群和存储控制器，存储控制器根据指令字生成对应的读写控制信号和地址信号并输出至可重构存储器进行读写控制，可重构存储器从RDU集群读取信息数据写入或者读取信息输出至RDU集群。本发明利用LDPC码和极化码的BP译码算法的相似性，实现了可重构的LDPC码和极化码的可重构译码器，与分别单独实现LDPC译码和极化码译码相比节省了硬件资源，提高了硬件资源利用率。
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公开(公告)号：CN113055025B
公开(公告)日：2022-11-22
申请号：CN202110269830.4
申请日：2021-03-12
Applicant: 上海大学
IPC: H03M13/11
Abstract: 一种可重构的极化码与低密度奇偶校验码译码器，包括：RDU集群、译码控制器、存储控制器和可重构存储器，其中：译码控制器根据译码方式和译码模式对RDU集群中的每个码字的RDU进行动态重新分组、生成指令字并输出至RDU集群和存储控制器，存储控制器根据指令字生成对应的读写控制信号和地址信号并输出至可重构存储器进行读写控制，可重构存储器从RDU集群读取信息数据写入或者读取信息输出至RDU集群。本发明利用LDPC码和极化码的BP译码算法的相似性，实现了可重构的LDPC码和极化码的可重构译码器，与分别单独实现LDPC译码和极化码译码相比节省了硬件资源，提高了硬件资源利用率。
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公开(公告)号：CN114422085A
公开(公告)日：2022-04-29
申请号：CN202210069145.1
申请日：2022-01-21
Applicant: 上海大学
Abstract: 一种基于FPGA的优化速率匹配方法及系统，根据Turbo编码后得到的比特流，分别生成系统比特、第一、第二校验比特，在输出数据时参考速率匹配的具体规则对应进行地址转换并从各交织矩阵中读取数据后以串行方式输出结果。本发明针对FPGA的特点进行速率匹配方式的优化，并在FPGA上实现并进一步优化，显著减少了数据搬移次数，降低了计算消耗的时间和存储空间。
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Patent Agency Ranking
公开(公告)号：CN120021164A
公开(公告)日：2025-05-20
申请号：CN202311544498.3
申请日：2023-11-20
Applicant: 上海大学
Abstract: 一种关键集合辅助的多比特极化码译码器，包括：用于存储似然比、信息比特估计值和编码的冻结比特信息的存储单元、L个由M个子译码器构成的SC译码器、用于路径计算、路径剪枝和路径排序的路径管理单元以及部分和计算单元，本发明通过关键集合确认不同节点类型对应的关键图样，筛选出在不同译码节点中可靠性更高的路径，从而有效减少路径排序的复杂度和译码延迟，实现高吞吐率低时延效果。
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公开(公告)号：CN114422085B
公开(公告)日：2023-09-15
申请号：CN202210069145.1
申请日：2022-01-21
Applicant: 上海大学
Abstract: 一种基于FPGA的优化速率匹配方法及系统，根据Turbo编码后得到的比特流，分别生成系统比特、第一、第二校验比特，在输出数据时参考速率匹配的具体规则对应进行地址转换并从各交织矩阵中读取数据后以串行方式输出结果。本发明针对FPGA的特点进行速率匹配方式的优化，并在FPGA上实现并进一步优化，显著减少了数据搬移次数，降低了计算消耗的时间和存储空间。
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公开(公告)号：CN113014270B
公开(公告)日：2022-08-05
申请号：CN202110199970.9
申请日：2021-02-22
Applicant: 上海大学
IPC: H03M13/13
Abstract: 一种码长可配置的部分折叠极化码译码器，包括：两个左信息处理单元阵列、两个右信息处理单元阵列、信息交换存储单元和码长配置控制单元，其中：每个信息处理单元阵列内部均设有多个信息处理单元，分别计算左信息计算公式或右信息计算公式，信息处理单元阵列中设有置换缓存以及两个选择器用于长码字的信息处理，信息交换存储单元存储信息处理单元阵列计算的中间信息用于下一次迭代，码长配置控制单元根据不同的码长配置四个信息处理单元阵列，并采用不同的移位寄存器以提高时钟频率。本发明能够实现不同码长配置下的极化码译码，能够支持不同码长的配置以及支持多用户同时译码，实现高吞吐率低时延的性能，满足5G的应用场景。
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公开(公告)号：CN113014270A
公开(公告)日：2021-06-22
申请号：CN202110199970.9
申请日：2021-02-22
Applicant: 上海大学
IPC: H03M13/13
Abstract: 一种码长可配置的部分折叠极化码译码器，包括：两个左信息处理单元阵列、两个右信息处理单元阵列、信息交换存储单元和码长配置控制单元，其中：每个信息处理单元阵列内部均设有多个信息处理单元，分别计算左信息计算公式或右信息计算公式，信息处理单元阵列中设有置换缓存以及两个选择器用于长码字的信息处理，信息交换存储单元存储信息处理单元阵列计算的中间信息用于下一次迭代，码长配置控制单元根据不同的码长配置四个信息处理单元阵列，并采用不同的移位寄存器以提高时钟频率。本发明能够实现不同码长配置下的极化码译码，能够支持不同码长的配置以及支持多用户同时译码，实现高吞吐率低时延的性能，满足5G的应用场景。
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