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公开(公告)号：CN116707702A
公开(公告)日：2023-09-05
申请号：CN202210180518.2
申请日：2022-02-25
Applicant: 上海大学
IPC: H04L1/00
Abstract: 一种基于FPGA的LTE‑V收端CCH信道解速率匹配的系统及方法，包括：状态机控制单元、输入控制单元、块随机存储器单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出。本发明利用CCH信道解速率匹配每次比特变换规则相同的规律，避免了交织和解交织的计算并显著简化了系统结构。
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公开(公告)号：CN113938368A
公开(公告)日：2022-01-14
申请号：CN202111208064.7
申请日：2021-10-18
Applicant: 上海大学
IPC: H04L27/26
Abstract: 一种基于FPGA的LTE‑V收端同步的方法及系统，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过峰值检测得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。本发明结构简单，计算效率高；优化峰值检测的算法，减少资源消耗，提高抗频偏能力，可以标记当前帧的帧头，在当前帧可以实时完成所有计算，同时在计算过程中适当对数据进行截位减少硬件资源的开销。
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Patent Agency Ranking
公开(公告)号：CN113612583B
公开(公告)日：2022-11-25
申请号：CN202110938915.7
申请日：2021-08-16
Applicant: 上海大学
Abstract: 一种支持sidelink通信盲检测的FPGA实现方法及系统，根据接收信号的导频构建活跃PSCCH候选的短列表并通过预滤波缩小潜在的PSCCH候选名单，经能量检测后，终端设备(UE)根据潜在位置指标R(m)大于预定义的阈值来判断PSCCH候选名单中DMRS是否传输，并对已检测到DMRS的活跃PSCCH候选集进行PSCCH解码。本发明利用解调参考信号(DMRS)的特异性，排除未传输数据的无效位置，以此来提高盲检测效率，降低能耗；同时通过在FPGA上基于联合能量检测与信道估计结构，同时实现两种算法的功能，避免多余的硬件资源开销。
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公开(公告)号：CN113612583A
公开(公告)日：2021-11-05
申请号：CN202110938915.7
申请日：2021-08-16
Applicant: 上海大学
Abstract: 一种支持sidelink通信盲检测的FPGA实现方法及系统，根据接收信号的导频构建活跃PSCCH候选的短列表并通过预滤波缩小潜在的PSCCH候选名单，经能量检测后，终端设备(UE)根据潜在位置指标R(m)大于预定义的阈值来判断PSCCH候选名单中DMRS是否传输，并对已检测到DMRS的活跃PSCCH候选集进行PSCCH解码。本发明利用解调参考信号(DMRS)的特异性，排除未传输数据的无效位置，以此来提高盲检测效率，降低能耗；同时通过在FPGA上基于联合能量检测与信道估计结构，同时实现两种算法的功能，避免多余的硬件资源开销。
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公开(公告)号：CN113938368B
公开(公告)日：2023-12-12
申请号：CN202111208064.7
申请日：2021-10-18
Applicant: 上海大学
IPC: H04L27/26
Abstract: 一种基于FPGA的LTE‑V收端同步的方法及系统，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过峰值检测得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。本发明结构简单，计算效率高；优化峰值检测的算法，减少资源消耗，提高抗频偏能力，可以标记当前帧的帧头，在当前帧可以实时完成所有计算，同时在计算过程中适当对数据进行截位减少硬件资源的开销。
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公开(公告)号：CN114826853B
公开(公告)日：2023-11-28
申请号：CN202110116527.0
申请日：2021-01-28
Applicant: 上海大学
Abstract: 一种基于FPGA的对数似然比方法及系统，用于软比特解调的LLR，具体为：以及 其中：yI为输入y的实部，yQ为输入y的虚部，d是不同调2制模式的星座点归一化系数，σ 为噪声功率，|H|2为信道估计功率， 和 分别为实部和虚部对应的第i位的似然比结果。优化了传统的对数似然比方法，降低了解调公式里分支判断和分支函数的数量；本发明利用减法电路产生的符号位以及相关的选择器，实现了比较器；通过优化的算法寻找各种调制方法之间的共性，对同样的操作采用一条电路实现，避免的多余的硬件资源开销；同时适用QPSK、16QAM、64QAM共3种调制方式，并且可以通过控制调制方式的输入自动切换。
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公开(公告)号：CN114826853A
公开(公告)日：2022-07-29
申请号：CN202110116527.0
申请日：2021-01-28
Applicant: 上海大学
Abstract: 一种基于FPGA的对数似然比方法及系统，用于软比特解调的LLR，具体为：以及其中：yI为输入y的实部，yQ为输入y的虚部，d是不同调制模式的星座点归一化系数，σ2为噪声功率，|H|2为信道估计功率，和分别为实部和虚部对应的第i位的似然比结果。优化了传统的对数似然比方法，降低了解调公式里分支判断和分支函数的数量；本发明利用减法电路产生的符号位以及相关的选择器，实现了比较器；通过优化的算法寻找各种调制方法之间的共性，对同样的操作采用一条电路实现，避免的多余的硬件资源开销；同时适用QPSK、16QAM、64QAM共3种调制方式，并且可以通过控制调制方式的输入自动切换。
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