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公开(公告)号：CN1096023C
公开(公告)日：2002-12-11
申请号：CN97111297.5
申请日：1997-05-23
Applicant: 三菱电机株式会社
CPC classification number: G06F12/0891 , G06F1/26 , Y02D10/13
Abstract: 提供具备控制处理电路及存储电路的工作的控制电路，并且操作性好的集成电路装置。如果从CPU1向控制器5中具备的寄存器RG写入“10”，则输入到门10一个输入端子上的CPU用的时钟屏蔽信号CMS1的逻辑为“0”，时钟信号CLK被门10切断不能传到CPU1上。由此，CPU1停止，抑制了CPU1中的功耗。为了从该状态恢复，使用者经由端子T1把中断请求输入到控制器5上。
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公开(公告)号：CN1099640C
公开(公告)日：2003-01-22
申请号：CN97113850.8
申请日：1997-06-27
Applicant: 三菱电机株式会社
CPC classification number: G06F11/2236 , G01R31/31701
Abstract: 获得抑制耗电的半导体集成电路。当必须在外部对内部信号进行监视时，输出控制电路10从外部端子P1～P5输出与内部信号相同的值。另一方面，在一般用户使用时不需要监视内部信号的情况下，从外部端子P1～P5输出恒定值。这样，因为在不需要监视内部信号时向外部输出恒定值，所以能抑制耗电。
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公开(公告)号：CN1186275A
公开(公告)日：1998-07-01
申请号：CN97111297.5
申请日：1997-05-23
Applicant: 三菱电机株式会社
CPC classification number: G06F12/0891 , G06F1/26 , Y02D10/13
Abstract: 提供具备控制处理电路及存储电路的工作的控制电路,并且操作性好的集成电路装置。如果从CPU1向控制器5中具备的寄存器RG写入“10”,则输入到门10一个输入端子上的CPU用的时钟屏蔽信号CMS1的逻辑为“0”,时钟信号CLK被门10切断不能传到CPU1上。由此,CPU1停止,抑制了CPU1中的功耗。为了从该状态恢复,使用者经由端子T1把中断请求输入到控制器5上。
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Patent Agency Ranking
公开(公告)号：CN1181548A
公开(公告)日：1998-05-13
申请号：CN97113846.X
申请日：1997-06-27
Applicant: 三菱电机株式会社
IPC: G06F15/00
CPC classification number: G06F13/1652
Abstract: 一种在同一芯片上形成了CPU及存储器的半导体装置,包括:CPU110、内装DRAM120及存储器控制器160;存储器控制器160进行控制,以使CPU110能够对内装DRAM120进行互锁访问。
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公开(公告)号：CN1181546A
公开(公告)日：1998-05-13
申请号：CN97113850.8
申请日：1997-06-27
Applicant: 三菱电机株式会社
CPC classification number: G06F11/2236 , G01R31/31701
Abstract: 获得抑制耗电的半导体集成电路。当必须在外部对内部信号进行监视时,输出控制电路10从外部端子P1～P5输出与内部信号相同的值。另一方面,在一般用户使用时不需要监视内部信号的情况下,从外部端子P1～P5输出恒定值。这样,因为在不需要监视内部信号时向外部输出恒定值,所以能抑制耗电。
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公开(公告)号：CN1177143A
公开(公告)日：1998-03-25
申请号：CN97113401.4
申请日：1997-05-23
Applicant: 三菱电机株式会社
IPC: G06F13/10
CPC classification number: G06F13/1605 , G06F13/4027
Abstract: 一种外部也有总线主控器的微处理器,它将DRAM及超高速缓存器安装在内部。在微处理器101中,通过写入缓冲器5、选择器7或DRAM27、超高速缓存器28、IQ8分别连接在总线D〈0∶127〉上。用数据总线D〈0∶15〉连接总线ID〈0∶127〉、微处理器101和外部存储器4、外部总线主控器41,中间装有BIU3。用地址总线58、控制总线56、57连接微处理器101、外部存储器4、外部总线主控器41。BIU3控制对微处理器的内部存储器及其外部连接的存储器的访问。
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公开(公告)号：CN1103967C
公开(公告)日：2003-03-26
申请号：CN97113401.4
申请日：1997-05-23
Applicant: 三菱电机株式会社
IPC: G06F13/10
CPC classification number: G06F13/1605 , G06F13/4027
Abstract: 一种外部也有总线主控器的微处理器，它将DRAM及超高速缓存器安装在内部。在微处理器(101)中，通过写入缓冲器(5)、选择器(7)或DRAM(27)、超高速缓存器(28)、IQ(8)分别连接在总线D 上。用数据总线D 连接总线ID 、微处理器(101)和外部存储器(4)、外部总线主控器(41)，中间装有BIU(3)。用地址总线(58)、控制总线(56、57)连接微处理器(101)、外部存储器(4)、外部总线主控器(41)。BIU(3)控制对微处理器的内部存储器及其外部连接的存储器的访问。
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