公开(公告)号：CN114551393A

公开(公告)日：2022-05-27

申请号：CN202111121406.1

申请日：2021-09-24

Applicant: 三星电子株式会社

Inventor： 李在彦 ,  朱昶垠 ,  崔圭振

IPC: H01L23/498 ,  H01L21/48

Abstract: 提供了一种半导体封装件及其制造方法。半导体封装件包括：半导体芯片；下再分布层，其位于半导体芯片的下表面上；下钝化层，其位于下再分布层的下表面上；UBM焊盘，其位于下钝化层上，并且包括上焊盘和连接到上焊盘的下焊盘，上焊盘在其上表面处的水平长度大于在其下表面处的水平长度；种子层，其位于下钝化层与UBM焊盘之间；以及外部连接端子，其位于UBM焊盘的下表面上，其中，种子层包括覆盖上焊盘的侧表面的第一种子部分、覆盖上焊盘的下表面的一部分的第二种子部分以及覆盖下焊盘的侧表面的一部分的第三种子部分。

公开(公告)号：CN113380722B

公开(公告)日：2024-11-22

申请号：CN202110090433.0

申请日：2021-01-22

Applicant: 三星电子株式会社

Inventor： 朱昶垠 ,  崔圭振

IPC: H01L23/31 ,  H01L23/498 ,  H01L21/56

Abstract: 一种半导体封装件包括：具有通孔的芯衬底；至少部分地填充所述通孔并且覆盖所述芯衬底的上表面的第一模制构件，所述第一模制构件在所述通孔内具有腔；位于在所述芯衬底的所述上表面上的所述第一模制构件上的第一半导体芯片；布置在所述腔内的第二半导体芯片；位于所述第一模制构件上并且覆盖所述第一半导体芯片的第二模制构件；填充所述腔并覆盖所述芯衬底的所述下表面的第三模制构件；位于所述第二模制构件上并且将所述第一半导体芯片的第一芯片焊盘与所述芯衬底的芯连接布线电连接的第一再分布布线；以及位于所述第三模制构件上并且将所述第二半导体芯片的第二芯片焊盘与所述芯衬底的所述芯连接布线电连接的第二再分布布线。

公开(公告)号：CN119890181A

公开(公告)日：2025-04-25

申请号：CN202411399048.4

申请日：2024-10-09

Applicant: 三星电子株式会社

Inventor： 李泰勋 ,  金多禧 ,  崔圭振

IPC: H01L23/538 ,  H01L23/367

Abstract: 一种半导体封装件包括：再分布结构，所述再分布结构包括第一表面和第二表面；以及半导体芯片，所述半导体芯片位于所述再分布结构的第一表面上。所述再分布结构包括：多条第一导电线，所述多条第一导电线具有第一信号线；以及多条第二导电线，所述多条第二导电线处于与所述多条第一导电线不同的垂直高度。所述多条第二导电线包括与所述第一信号线电绝缘的接地线。所述接地线包括：开口，所述开口在与所述第一信号线垂直交叠的位置处延伸通过所述接地线；以及通风孔，所述通风孔与所述开口的第一端部连通。所述开口的所述第一端部在第一水平方向上具有第一宽度。所述通风孔在所述第一水平方向上具有小于所述第一宽度的第二宽度。

公开(公告)号：CN115483177A

公开(公告)日：2022-12-16

申请号：CN202210164541.2

申请日：2022-02-22

Applicant: 三星电子株式会社

Inventor： 崔圭振 ,  李在彦 ,  朱昶垠

IPC: H01L23/485 ,  H01L21/60

Abstract: 公开了一种半导体封装器件，包括：半导体芯片，在所述半导体芯片的有源表面上包括第一芯片焊盘和第二芯片焊盘；以及在所述第一芯片焊盘和第二芯片焊盘上的再分布基板。所述再分布基板包括顺序堆叠在所述有源表面上的第一再分布图案和第二再分布图案。所述第一再分布图案包括第一通孔部分和与所述第一通孔部分竖直重叠的第一通孔焊盘部分。所述第二再分布图案包括第二通孔部分和与所述第二通孔部分竖直重叠的第二通孔焊盘部分。所述第一通孔部分与所述第一芯片焊盘接触。所述第二通孔部分与所述第二芯片焊盘接触。所述第二通孔部分的长度大于所述第一通孔部分的长度。

公开(公告)号：CN113380722A

公开(公告)日：2021-09-10

申请号：CN202110090433.0

申请日：2021-01-22

Applicant: 三星电子株式会社

Inventor： 朱昶垠 ,  崔圭振

IPC: H01L23/31 ,  H01L23/498 ,  H01L21/56

Abstract: 一种半导体封装件包括：具有通孔的芯衬底；至少部分地填充所述通孔并且覆盖所述芯衬底的上表面的第一模制构件，所述第一模制构件在所述通孔内具有腔；位于在所述芯衬底的所述上表面上的所述第一模制构件上的第一半导体芯片；布置在所述腔内的第二半导体芯片；位于所述第一模制构件上并且覆盖所述第一半导体芯片的第二模制构件；填充所述腔并覆盖所述芯衬底的所述下表面的第三模制构件；位于所述第二模制构件上并且将所述第一半导体芯片的第一芯片焊盘与所述芯衬底的芯连接布线电连接的第一再分布布线；以及位于所述第三模制构件上并且将所述第二半导体芯片的第二芯片焊盘与所述芯衬底的所述芯连接布线电连接的第二再分布布线。