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公开(公告)号：CN113785290B
公开(公告)日：2024-05-31
申请号：CN202080032880.4
申请日：2020-05-28
申请人： 格芯(美国)集成电路科技有限公司
发明人： J·R·詹姆士
摘要： 存储器装置包括：以行和列设置的存储器阵列；处于各个行列交点处的存储器单元层，其中，各个存储器单元层被配置为设定成预定电导状态；行控制电路，该行控制电路被配置成，通过在各个行上施加子电压，来向所述行施加电压，其中，各个子电压皆对应于不同的存储器单元层，并且其中，各个子电压与对应行上的电压成比例；以及感测电路，该感测电路被配置成，响应于向所述行施加了电压，来确定流过选定列的列电流，其中，该列电流是流过与选定列相对应的各个存储器单元层的电流的总和。
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公开(公告)号：CN117787297A
公开(公告)日：2024-03-29
申请号：CN202311845640.8
申请日：2023-12-28
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
摘要： 本发明公开了一种浮点乘加单元及其运算方法，该运算方法基于所有操作数的指数进行移位数计算，并基于移位数对加数操作数进行对齐移位处理，得到移位加数操作数，作为第一部分积；对两个乘法操作数进行布斯编码处理后得到的多个部分积进行压缩处理，得到三个中间结果；根据指数的数值关系对三个中间结果进行数据处理，得到三个第二部分积，将第一部分积和三个第二部分积输入到第一压缩器中，根据第一压缩器输出的第一部分积累计结果和第一部分积进位结果，得到第一前导零预测结果和第一加法结果，根据第一前导零预测结果对第一加法结果进行规范化移位和舍入处理，得到第一乘加结果；与现有技术相比，本发明的技术方案能提高乘加运算结果的准确性。
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公开(公告)号：CN116757227A
公开(公告)日：2023-09-15
申请号：CN202310429672.3
申请日：2023-04-20
申请人： 中科南京智能技术研究院
IPC分类号： G06G7/16
摘要： 本发明公开了一种多比特全数字存内计算电路、方法及存储器，涉及人工智能技术领域，存内计算电路包括移位加法模块、至少两个存储模块以及至少两个乘法电路，至少两个存储模块包括第一存储模块，至少两个乘法电路包括第一乘法电路，第一乘法电路包括：第一与门，第一与门的第一输入端用于接收待计算的二进制数字信号的单个电平信号，第一与门的第二输入端与第一存储模块的输出端连接；第一开关，第一开关的输入端与第一与门的输出端连接，第一开关的输出端与移位加法模块的第一输入端连接，移位加法模块的输出端输出乘累加结果。本申请相较于传统的模拟域的存内计算结构和冯诺依曼结构，提高了计算精度和计算速度。
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公开(公告)号：CN116738494A
公开(公告)日：2023-09-12
申请号：CN202311027867.1
申请日：2023-08-16
申请人： 北京瑞莱智慧科技有限公司
发明人： 请求不公布姓名
IPC分类号： G06F21/62 , G06F18/214 , G06G7/16
摘要： 本发明实施例提供了一种基于秘密分享的多方安全计算的模型训练方法和装置，涉及数据处理技术领域，该方法包括：在执行特征数据和模型参数的乘法计算的过程中，在每个计算方中，对第一子秘密数据和第二子秘密数据执行乘法算子，得到初始子秘密结果；对初始子秘密结果的二进制位进行取反操作和逻辑右移操作，得到第一子秘密结果；对初始子秘密结果的二进制位进行逻辑右移操作，得到第二子秘密结果；根据初始子秘密结果的正负情况，将第一子秘密结果或第二子秘密结果确定为该计算方的最终子秘密结果；在数据需求方中，对接收的各个最终子秘密结果和自身的最终子秘密结果做对应的还原操作，得到乘法计算的计算结果的真实值，以控制模型的训练过程。
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公开(公告)号：CN116579353A
公开(公告)日：2023-08-11
申请号：CN202310505454.3
申请日：2023-05-06
申请人： 四川九洲电器集团有限责任公司
摘要： 本发明公开了一种实现并行转置FIR滤波器的方法及装置，包括：基于FIR滤波器的工作方式，将FIR滤波器的输入序列切分成不重叠的输入块序列，得到块式转置FIR滤波器；根据FIR滤波器系数的位数，将所述FIR滤波器系数进行二值化处理，得到二值化处理结果；根据所述二值化处理结果，并结合所述输入块序列，得到基于BCSM的乘法模块；将所述基于BCSM的乘法模块引入至所述块式转置FIR滤波器中，使乘法运算变换成若干个并行的基于BCSM的乘法模块，从而得到并行转置FIR滤波器。本发明解决了转置FIR滤波器存在大量冗余计算和基于乘法器设计时会消耗大量硬件资源的问题。
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公开(公告)号：CN116529732A
公开(公告)日：2023-08-01
申请号：CN202180075132.9
申请日：2021-10-29
申请人： 索尼集团公司
IPC分类号： G06G7/16
摘要： 本公开涉及一种被配置为能够降低能耗的半导体装置。提供了一种半导体装置，包括：输入单元，输入电荷；计算单元，存储并计算来自输入单元的电荷；以及输出单元，检测并输出存储在计算单元中的电荷。计算单元具有存储单元，多个配对单元连接至该存储单元，每个配对由输入单元与选通单元形成。多个配对单元的每个使从输入单元输入至存储单元的电荷可变。存储单元存储从多个连接的配对单元中的每个输入的电荷。本发明可应用于例如模拟计算装置。
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公开(公告)号：CN115858436A
公开(公告)日：2023-03-28
申请号：CN202211566626.X
申请日：2022-12-07
申请人： 中国兵器装备集团自动化研究所有限公司
摘要： 本发明公开了一种DA芯片平坦度修正方法、装置、设备及存储介质，该方法采用查找表方式的DA芯片各频点平坦度修正方法，使用更方便且准确。使用FPGA进行平坦度算法处理，有效的提高运算速度，提高修正精度。实现DA芯片各频点平坦度精确修正，提高硬件性能；对于硬件平台来说，可操作性强，功耗低。值得大面积推广使用。
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公开(公告)号：CN115221900A
公开(公告)日：2022-10-21
申请号：CN202210826639.X
申请日：2022-07-14
申请人： 电子科技大学
IPC分类号： G06G7/16
摘要： 本发明公开了一种实时可重构通用忆阻器仿真电路，将忆阻器数学模型通过m项多项式进行非线性拟合，其中m与输入信号的幅度和频率及拟合精度有关，这样可简单快速地适配指定的忆阻器模型。在此基础上，基于FPGA构建系统状态变量生成模块用于系统状态变量即磁通量或电荷量，计算模块用于多项式系数与系统状态变量的m级流水线模式可重构计算得到忆导值或忆阻值，延时FIFO用于对输入信号x[n]进行延迟3m个时钟周期，输出模块用于输入信号经过FIFO延时3m个时钟周期后与计算模块输出的忆导值或忆阻值相乘即可得到输出信号即电流信号或电压信号，通过改变多项式系数即可实时可重构忆阻器，从而实现实时可重构以适应不同模型忆阻器的发明目的，并且可以仿真高工作频率的忆阻器，同时，采用数字电路进行重构仿真，实验精度得到了提高。
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公开(公告)号：CN115136138A
公开(公告)日：2022-09-30
申请号：CN202180015579.7
申请日：2021-02-12
申请人： 株式会社半导体能源研究所
IPC分类号： G06G7/60 , G06G7/16 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L27/088
摘要： 提供一种功耗得到降低的能够进行积和运算的半导体装置。半导体装置包括第一、第二电路，第二电路包括第一、第二开关、电流电压转换电路及第一晶体管。第一电路与第二电路的第一端子电连接，第一开关的第一端子与第二电路的第一端子电连接，第一开关的第二端子与电流电压转换电路的输入端子电连接，电流电压转换电路的输出端子与第一晶体管的第一端子电连接，第一晶体管的第二端子与第二开关的第一端子电连接，第二开关的第二端子与第二电路的第二端子电连接。第一电路具有：保持多个第一数据的功能；以及当向第一电路输入多个第二数据时，使对应于多个第一数据与多个第二数据的积和的电流量流过第二电路的第一端子的功能。
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公开(公告)号：CN112602095B
公开(公告)日：2022-05-27
申请号：CN201980055114.7
申请日：2019-07-23
申请人： 硅存储技术股份有限公司
摘要： 本发明公开了用于为深度学习神经网络中使用的模拟神经形态存储器系统提供温度补偿和泄漏补偿的多个实施方案。用于提供温度补偿的实施方案实现了对存储器系统中的设备、参考存储器单元或选择的存储器单元的离散的或连续的自适应斜率补偿和重新归一化。用于在存储器系统中的存储器单元内提供泄漏补偿的实施方案实现自适应擦除栅耦合或在控制栅端子上施加负偏置、在字线端子上施加负偏置或在源极线端子上施加偏置。
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