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公开(公告)号：CN115469261A
公开(公告)日：2022-12-13
申请号：CN202211019237.5
申请日：2022-08-24
Applicant: 电子科技大学
IPC: G01R35/04 , G01R31/303 , G01R31/28 , G01R31/3167
Abstract: 本发明公开了一种智能电表集成电路的串并联等效故障压缩方法，构建集成电路的网表文件，根据网表文件构建器件与网络节点的关系模型，得到器件‑节点矩阵，根据器件‑节点矩阵进行串联器件识别，根据得到的串联组构建串联器件矩阵和串联数量矩阵，再基于这两个矩阵进行串联关系合并，得到最终的串联器件集合；根据器件‑节点矩阵进行并联器件识别，得到并联器件集合，最后基于串联器件集合和并联器件集合进行等效故障压缩。本发明对集成电路中全部器件的串、并联关系进行识别，进而实现等效故障压缩，从而减少故障注入的次数，缩短故障诊断时间。
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公开(公告)号：CN111722027B
公开(公告)日：2021-10-08
申请号：CN202010610485.1
申请日：2020-06-30
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于FPGA的相位噪声数据流处理装置及方法，该装置包括数据处理模块、时钟管理模块、控制模块、数据流控制模块和FFT模块；数据处理模块包括多级抽取滤波单元，对输入相位噪声信号抽取滤波产生多级不同采样率的相位噪声数据流；时钟管理模块用于产生各级抽取滤波单元所需的时钟信号；控制模块用于产生控制各级抽取滤波单元的复位信号；数据流控制模块用于调整每一级相位噪声数据流输入FFT模块的数据长度和时钟频率；FFT模块用于计算各级相位噪声数据流的频域信息。本发明在FPGA内部实现了抽取滤波和数据处理的设计，提高了相位噪声数据的处理速度，减少了数据传输过程中的延迟与发生传输错误的可能性，同时还减低了系统复杂度。
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公开(公告)号：CN113466522A
公开(公告)日：2021-10-01
申请号：CN202110779453.9
申请日：2021-07-09
Applicant: 电子科技大学
IPC: G01R13/02
Abstract: 本发明公开了一种数据采集系统的触发点偏移动态校正方法，通过在FPGA中设计一个计数器，在对采样数据进行时间戳标记的同时打开计数器，当FPGA接收到携带时间戳标记的采样点数据时，计数器停止计数得到计数值，并从屏幕上读出当前计数值下的触发点偏移量，再通过调节触发控制信号的延迟值，使实际触发点回到理想触发点的位置，重复操作得到两组不同数据，并利用两组数据推导出触发信号延迟值与计数读取值的计算公式，此后每次上电，读取计数器的值并带入公式，计算出本次上电的触发控制信号延迟值，将其写入FPGA延迟控制单元，完成触发点随机偏移的动态校正。
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公开(公告)号：CN107977043B
公开(公告)日：2020-12-01
申请号：CN201711376554.1
申请日：2017-12-19
Applicant: 电子科技大学
Abstract: 本发明公开了一种可变分数倍采样率的选取方法，首先获取抗混叠时采样率和采样率转换倍数的取值范围，取值范围与输出波形的重复频率相关，然后，根据DDWS波形发生器的最大采样率与DDWS波形发生器输出波形的重复频率的比值，DDWS波形发生器中滤波器的截止频率与DDWS波形发生器的最大采样率、DDWS波形发生器输出波形的最高频率与DDWS波形发生器的最大采样率的关系，获取采样率转换倍数的具体值并得到采样率。使其在避免频谱混叠的前提下尽可能地减小采样率点数，以减少DDWS波形发生器的硬件工作量和所需的存储深度。本发明中的采样率是可以随着输出波形的频率发生改变的，与输出波形之间的联系更紧密，灵活性更强，且减小了仪器的硬件工作量。
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公开(公告)号：CN111711457A
公开(公告)日：2020-09-25
申请号：CN202010466843.6
申请日：2020-05-28
Applicant: 电子科技大学
Abstract: 本发明公开了一种通过多通道并行分段解调方式提高解调宽带的方法，基于零中频结构，先设置正交解调时各路射频本振信号的频率、低通滤波器的截止频率和ADC采样率，然后将输入信号进行多路正交解调，使每一路输出模拟基带复信号，通过ADC进行双通道采样后，得到多路数字基带复信号，最后对多路基带复信号进行合并，实现解调带宽的扩展。
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Patent Agency Ranking
公开(公告)号：CN111444131A
公开(公告)日：2020-07-24
申请号：CN202010207360.4
申请日：2020-03-23
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于USB3.0的数据采集及传输装置，通过USB3.0接口实现数据采集与传输系统和PC机间的通信，使用有限状态机控制采集过程与数据传输。外部输入信号经由信号调理通道送至ADC，经ADC采样后在触发信号控制下将采样信号送至FPGA缓存；若PC机下发读取采样数据指令，指令经USB3.0协议芯片送至FPGA解码，FPGA解码后控制其中缓存的采样数据经由USB3.0协议芯片上传至PC机；因而，能够适应高速数据采集与传输系统小型化、便携式的发展趋势。
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公开(公告)号：CN110350913A
公开(公告)日：2019-10-18
申请号：CN201910554891.8
申请日：2019-06-25
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于锁相延迟的多ADC同步装置，先通过FPGA产生时钟同步信号SYNC和SPI控制命令，时钟生成器和脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定，然后基于时钟树结构连接方式的双级联型的锁相环结构，实现多ADC的同步复位信号。
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公开(公告)号：CN109726707A
公开(公告)日：2019-05-07
申请号：CN201910146535.2
申请日：2019-02-27
Applicant: 电子科技大学
IPC: G06K9/00
Abstract: 本发明公开了一种本发明DDWS系统中信号源的采样率选择方法，在奈奎斯特采样定理的前提下，设置采样率为波形重复频率的分数倍，设置两个正整数参数ps、qs分别作为该分数倍的分子和分母，根据采样率的范围计算得到辅助参数α、β，通过辅助参数之间的关系，选择不同方法来确定正整数参数ps、qs的大小，从而确定采样率。采用本发明可以有效降低信号输出过程的计算复杂度和所需的存储深度。
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公开(公告)号：CN102739202B
公开(公告)日：2015-12-02
申请号：CN201210232956.5
申请日：2012-07-06
Applicant: 电子科技大学
IPC: H03K3/02
Abstract: 本发明公开了一种可级联的多通道DDS信号发生器，其选择的采样时钟通过采样时钟分配模块分n+1路，其中n路作为采样时钟分别输入n个通道中同步数模转换器，剩下的一路送入数据时钟产生模块进行分频，产生内部数据时钟，选择内部数据时钟作为数据时钟送入数据时钟分配模块，将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。由于n个通道的采样时钟、数据时钟都是同一时钟分出来的，因此是严格同频同相的，n个通道同步，实现了系统内同步；在级联时，作为从设备的多通道DDS信号发生器的外部采样时钟以及外部数据时钟分别接作为主设备的多通道DDS信号发生器的内部采样时钟输出、内部数据时钟输出，这样实现了系统间同步。
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