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公开(公告)号：CN118779170A
公开(公告)日：2024-10-15
申请号：CN202410999110.7
申请日：2024-07-24
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/22
Abstract: 本发明涉及计算机扩展总线验证技术领域，特别涉及一种基于UVM与FPGA验证平台的PCIe通道相位偏移验证方法及系统，基于UVM搭建测试环境，在测试环境建立验证IP与被测设计之间的连接关系，并利用测试用例对被测设计PCIe通道间相位偏移量进行测试验证，以锁定PCIe通道的相位偏移量及相位偏移量容纳范围；基于FPGA可编程逻辑资源搭建硬件测试环境，在硬件测试环境中建立FPGA测试板卡与测试仪之间的对接关系，并利用测试仪测试并获取FPGA测试板卡对接建链现象，抓取物理层接收端信号，以分析物理层对被测设计的容错调节范围。本发明结合UVM与FPGA将通道差别容许测试纳入PCIe全系统的验证过程中，并与硬件配合测试，能够确保PCIe接收端数据传输的可靠性。
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公开(公告)号：CN118657096A
公开(公告)日：2024-09-17
申请号：CN202410811416.5
申请日：2024-06-21
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/33 , G06F30/337 , G06F13/42
Abstract: 本发明涉及SerDes初始化技术领域，尤其涉及一种多协议SerDes初始化控制系统及方法，首先释放PLL的复位产生多协议SerDes模块工作所需的312.5MHz参考时钟和eCPU工作所需的400MHz工作时钟；然后释放QSPI和AHB总线的复位，打开配置通路；此时eCPU工作时钟和SerDes配置通路就位，接着释放eCPU复位，eCPU调用QSPI从片外FLASH存储器中读出firmware，再通过QSPI转AHB接口转换模块，将firmware写入SerDes的RAM中；当firmware加载完成之后释放SerDes的MCU复位，MCU根据firmware配置对SerDes进行初始化配置并控制SerDes内部复位的触发和释放，完成SerDes初始化。本发明通过firmware对多协议SerDes进行初始化配置，可有效简化多协议SerDes初始化流程，降低全芯片初始化控制的设计难度。
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公开(公告)号：CN118568023A
公开(公告)日：2024-08-30
申请号：CN202410778305.9
申请日：2024-06-17
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种基于不同时钟域下Round‑Robin调度的自动化UVM验证方法及平台。该方法包括：收集并行的M个接口的访问数据并记录访问时间，每个访问数据中均携带有需要访问的链路信息；不同的链路工作在不同的时钟域；将收集到的所有访问数据发送至参考模型进行格式转换，并分别放入对应链路下对应接口的访问队列；分别独立监测DUT中N个时钟域的仲裁请求；针对每个时钟域，若监测到仲裁请求，则触发时钟域的UVM验证事件，包括：确定时钟域下的链路所接入的接口数量m，执行RR调度，若当前询问接口发出了仲裁请求，则将接口的访问数据从访问队列中取出并打包发送至计分板以进行比对；反之，则继续询问下一个接口直至轮询完成所有m个接口。
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公开(公告)号：CN116909981A
公开(公告)日：2023-10-20
申请号：CN202310673939.3
申请日：2023-06-07
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F15/78
Abstract: 本发明提供一种基于Rapid IO接口的晶上系统配置网络及构建方法。该构建方法所适用的条件包括：晶上系统提供有支持Rapid IO协议处理的模块和对外接口，晶上系统上集成的各部件均包含支持Rapid IO协议处理的模块和对外接口，包括：步骤1：将管理主机与晶上系统通过Rapid IO接口连接；步骤2：管理主机利用Rapid IO维护包枚举晶上系统上的所有部件以构建得到晶上系统的可视化拓扑结构；并在枚举过程中对探测感知到的所有交换部件进行路由配置以形成路由表；步骤3：根据构建的可视化拓扑结构，管理主机通过控制Rapid IO维护包的跳数字段，结合路由表将配置信息下发到晶上系统上的目标部件。
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公开(公告)号：CN111143122B
公开(公告)日：2023-05-05
申请号：CN201911180775.0
申请日：2019-11-27
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/14 , H04L49/109
Abstract: 本发明提供一种可靠的交换芯片复位结构及其复位方法。该交换芯片复位结构包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；全局复位控制单元用于生成整个交换芯片所需的复位信号；Sdbank复位控制单元用于生成BANK内部所需的复位信号；IP模块复位控制单元用于生成各个IP模块所需的复位信号。本发明提供的交换芯片复位结构，按照3级复位结构对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。
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Patent Agency Ranking
公开(公告)号：CN113641213B
公开(公告)日：2023-04-25
申请号：CN202110865503.5
申请日：2021-07-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于ELS帧的时间同步装置与方法，该方法包括：定时器模块，CPU模块，处理器内部存储模块，DMA模块及FC端口模块；定时器模块根据用户设置的最大计数周期性的触发DMA模块向FC端口模块搬移CSU帧帧；CPU模块根据用户发送的CSR帧进行CSU帧的组装；处理器内部存储模块存储CPU模块组装后的CSU帧；DMA模块将处理器内部存储模块中的CSU帧搬移到FC端口模块上；FC端口模块在发送方向使用本地实时RTC值替换CSU帧内部的时间信息；或在接收方向解析CSU帧的时间信息并更新本地RTC值。本发明利用DMA模块将处理器内部存储模块中的CSU帧搬移到FC端口模块的发送缓冲中，无需CPU模块进行调度，工作效率高。
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公开(公告)号：CN113111615B
公开(公告)日：2023-04-25
申请号：CN202110344051.6
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/331 , G06F30/3312
Abstract: 本发明涉及芯片时钟检测技术领域，特别涉及一种SoC芯片时钟功能验证方法及系统，从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚；利用时钟仿真验证平台并根据芯片内时钟网络分布级数，对内部各时钟频率进行遍历，依次选择待测时钟，并通过测试管脚输出对待测时钟频率进行验证确认。本发明将内部待测时钟频率经过一定系数的分频之后引出至外部管脚，在仿真验证平台中，根据芯片内部时钟网络分布的级数，通过对不同层级的寄存器配置操作，可完成对全芯片所有时钟的时钟频率进行遍历和自动比较，不会遗漏每一个时钟，具有实现简单、自动化验证效率高等特点，适合于时钟网络复杂、时钟频点较多的SoC芯片或大规模ASIC芯片，具有较好应用前景。
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公开(公告)号：CN113110943B
公开(公告)日：2023-04-25
申请号：CN202110344052.0
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于交换芯片技术领域，特别涉及一种软件定义交换结构及基于该结构的数据交换方法，用于适配信息系统中不同应用需求，该结构包含：通过共享缓存结构组成的第一级交换，与通过CrossBar矩阵组成的第二级交换，其中，第一级交换中的共享缓存结构设置有m*n个端口，该m*n个端口均分为n个端口组，每个端口组内共享输入缓存和输出缓存，端口组之间通过第二级交换中的CrossBar矩阵连接。本发明综合考虑共享缓存交换和CrossBar矩阵交换两种交换结构的优缺点，将二者优点结合起来，基于软件定义互连技术实现高吞吐低时延交换结构的可编程特性以及协议无关性，满足交换芯片在多种不同场景下的实际应用，具有较好的应用前景。
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公开(公告)号：CN111555901B
公开(公告)日：2022-08-12
申请号：CN202010182318.1
申请日：2020-03-16
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于芯片配置网络技术领域，特别涉及一种灵活支持混合总线协议的芯片配置网络系统，包括配置网络主从接口、协议解析与地址映射模块和核心互连网络；在配置网络主从接口处分别增加协议解析与地址映射模块；所述协议解析与地址映射模块用于实现总线读写请求/读写响应地址与网络ID之间的转换，以及将不同总线协议的读写请求或读写响应按照统一的格式转化为数据包的形式并注入核心互连网络，或将从核心互连网络接收的数据包根据不同的总线协议转换为相应的总线信号时序。本发明可灵活支持相同或者不同总线协议的网络互连和协议桥接，大大降低芯片配置网络的设计复杂度和技术门槛，并兼具良好地可扩展性和重用性。
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公开(公告)号：CN113572486A
公开(公告)日：2021-10-29
申请号：CN202110731602.4
申请日：2021-06-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。
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