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公开(公告)号：CN118838861A
公开(公告)日：2024-10-25
申请号：CN202410813511.9
申请日：2024-06-24
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F13/42
Abstract: 本发明涉及多协议SerDes技术领域，尤其涉及一种多协议Serdes接口在不同协议通信要求的约束设计方法及系统，首先根据各协议的TX/RX CLK的频率要求，在Serdes同一个管脚上定义多个时钟，完成同一个Serdes管脚上所有支持协议对应的时钟定义；然后将Serdes IP内部定义的生成时钟全部删除掉，重新定义由Serdes内部时钟作为源时钟生成的各协议对应的生成时钟；其次定义Serdes外部不同协议对应的门控时钟为生成时钟；最后对Serdes同一个管脚上定义的多个协议对应的多个时钟设置set_clock_group‑physically_exclusive，避免对不同协议之间的时钟进行时序分析。本发明通过单一约束文件替代现有多个约束文件，减少了约束文件数量以及静态时序分析的运行次数，提高静态时序分析的工作效率。
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公开(公告)号：CN118748569A
公开(公告)日：2024-10-08
申请号：CN202410777688.8
申请日：2024-06-17
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种基于IP核复用和多PCS集成的FC协议控制器及通路配置方法。该FC协议控制器主要包括：两个PCS选择模块和两个速率选择模块；两个速率选择模块用于生成PCS模块选择指示信号；两个PCS选择模块均包括数据收发端、信息配置端和用于连接多个PCS模块或IP核的PCS接口；其中一个数据收发端与serdes模块连接，另一个数据收发端与MAC模块连接，信息配置端均用于获取给定的链路速率和PCS模块选择指示信号；如此，PCS选择模块可以根据给定的链路速率对系统时钟进行分频，使得多个不同频点的PCS接口所连接的PCS模块与分频后的时钟信号相匹配，根据PCS模块选择指示信号将数据传输至对应频点的PCS模块，或者从对应频点的PCS模块中获取传输的数据。
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公开(公告)号：CN116582220A
公开(公告)日：2023-08-11
申请号：CN202310503227.7
申请日：2023-05-06
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L1/00 , H04L1/1809 , H04L43/0829
Abstract: 本发明提供一种以太网链路级可靠传输的装置和方法。该装置在以太网控制器中设置有链路层可靠传输控制模块，包括Frame ID封装单元，用于从报文缓存中接收数据帧，在该数据帧中增加Frame ID字段；发送选择单元，用于根据控制选择发送封装后的数据帧、缓存中的数据帧或者LRTF至MAC数据通路；重传缓存单元，用于缓存封装后的数据帧；接收选择单元，用于从MAC数据通路中接收以太网帧进行解析：若为数据帧，则发送至Frame ID检查和删除单元；若为LRTF，则发送至LRTF处理与生成单元；LRTF处理与生成单元，用于解析接收的LRTF并根据控制生成相应的LRTF；Frame ID检查和删除单元，用于从接收的数据帧中提取出Frame ID，并在删除该数据帧中Frame ID字段后，将该数据帧发送至报文缓存。
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公开(公告)号：CN118101476A
公开(公告)日：2024-05-28
申请号：CN202410109250.2
申请日：2024-01-26
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L41/0895 , H04L41/40 , H04L41/0803 , H04L69/08 , H04L69/22
Abstract: 本发明属于网络交换设备技术领域，特别涉及一种适用于异构协议之间相互通信的软件定义互连装置及方法，包括：通过软件定义的方式对网络交换设备完成参数配置；每个端口接收网络节点设备发送给网络交换设备的数据包，根据数据包的目的端口协议类型与源端口协议类型是否一致判断是否需要进行协议转换；如果一致，不需要进行协议转换，将数据包通过协议无关交换模块发送给目的端口；如果不一致，需要进行协议转换，将数据包通过协议无关交换模块发送给协议解析转换模块，通过协议转换得到目的协议数据包，将目的协议数据包再次通过协议无关交换模块发送至目的端口。本发明采用集中式协议解析转换模块实现异构协议之间互连互通，硬件实现成本更低。
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公开(公告)号：CN117119076A
公开(公告)日：2023-11-24
申请号：CN202310925817.9
申请日：2023-07-26
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L69/163 , H04L69/22 , H04L47/50
Abstract: 本发明公开一种基于队列实现TCP链接管理的装置及方法，该装置包括：报文解析模块，解析芯片EDA验证平台接收到的报文是否为TCP协议报文；TCP链接队列管理模块，根据报文解析模块的解析结果，若为TCP管理报文，则根据其TCP头部中的标志位字段指示进行入队、出队管理，若为TCP数据报文，则根据其四元组信息查询是否有匹配的TCP链接信息，将对应的队列索引号进行发送；TCP数据信息处理模块，根据得到的队列索引号将该报文的序列号字段信息及确认号字段信息等存入对应的队列中，以备后续发送数据报文或确认报文时使用。本发明大大降低了芯片EDA验证平台对TCP链接管理的难度，有效提高了工作效率，降低了流片风险。
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Patent Agency Ranking
公开(公告)号：CN118540248A
公开(公告)日：2024-08-23
申请号：CN202410863391.3
申请日：2024-06-29
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L43/0852 , H04L43/18 , H04L69/08 , H04L69/18
Abstract: 本发明涉及高速通信技术领域，特别涉及一种支持多种协议的SerDes接口收发时延测量方法及系统，在待测SerDes接口和以太网标准测试仪之间设置协议转换芯片，所述协议转换芯片用于对待测SerDes接口和以太网标准测试仪之间的通信协议进行协议转换；利用以太网标准测试仪测量收发报文中所携带的时间戳，依据收发报文中的时间戳确定SerDes接口收发时延，所述收发报文为发送至待测SerDes接口用于时延测试的以太网报文。本发明利用标准以太网测试仪及可支持以太网、RapidIO、PCIe等多种协议的协议转换芯片来实现对支持以太网、RapidIO、PCIe等多种协议的SerDes接口收发时延进行测量，极大地提高测量效率，保证测量结果的准确性，利用标准测试仪的时间戳功能，测量结果更加权威，便于部署实施。
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公开(公告)号：CN117499344A
公开(公告)日：2024-02-02
申请号：CN202311310818.9
申请日：2023-10-10
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L49/103 , H04L49/253 , H04L49/111 , H04L47/6275
Abstract: 本发明提供一种面向异构协议交换架构的三级调度方法，所述异构协议交换架构包括通过共享缓存结构组成的第一级交换和通过CrossBar矩阵组成的第二级交换，在所述第一级交换中设置有m*n个端口，该m*n个端口均分为n个端口组PG，每个PG内的端口共享输入缓存和输出缓存，PG之间通过第二级交换中的CrossBar矩阵连接，包括：步骤1：在每个PG中，将目的端口相同的队列请求进行合并处理，进而以PG为基本粒度统一输出调度请求；步骤2：设置m个集中调度模块CA，将一个调度周期分为m个时隙，使得在第Ti个时隙由第i个CA处理到各个PG中Pi端口的调度请求；其中，i=0,1,…,m‑1，m表示单个PG中的交换端口数量。本发明基于时隙的多级调度方法实现了对时分空分的完全解耦。
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公开(公告)号：CN117057305A
公开(公告)日：2023-11-14
申请号：CN202310805607.6
申请日：2023-07-03
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明涉及芯片系统体系结构设计技术领域，公开一种基于软硬件协同的晶圆级芯片系统体系结构设计方法及装置，该装置包括晶圆级芯片体系结构迭代设计模块，编译仿真平台构建模块，仿真模型库设计模块，异构模拟仿真平台构建及仿真模块。本发明基于工艺特性和服务特性双重约束，以高鲁棒、高灵活、高效能等为目标，采用软硬件协同设计方法，研究复杂系统宏观逻辑结构到晶圆级电路围观物理结构的动态映射及应用演化，探索晶圆级芯片软硬件协同系统架构的设计方法学。
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公开(公告)号：CN118916051A
公开(公告)日：2024-11-08
申请号：CN202410858897.5
申请日：2024-06-28
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F8/65 , G06F11/263
Abstract: 本发明涉及芯片测试技术领域，特别涉及一种高速serdes集成ecpu的芯片测试ATE固件加载方法及系统，针对ecpu加载固件时发出的固件读取指令，基于固件读取指令生成写有固件编码信息的的ATE测试向量，所述ecpu集成在待测试芯片高速serdes中，所述固定读取指令包括地址信息、时钟信息及片选信号时序信息；利用ATE测试向量模拟外部内存对ecpu响应，并按时序约束将固件相关数据写入ecpu，所述时序约束包括依据片选信号时序信息设置的等待时钟周期数和固件加载时间段。本发明利用ATE替代外置memory完成ecpu固件加载，提高芯片调试效率，降低芯片测试成本。
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公开(公告)号：CN118138655A
公开(公告)日：2024-06-04
申请号：CN202410109249.X
申请日：2024-01-26
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于RapidIO预处理操作的协议转换装置与方法，包括设置于协议接口模块和协议转换模块之间的RapidIO预处理部件；所述RapidIO预处理部件包括包过滤模块、RapidIO包协议解析模块、共享缓存队列管理模块、响应包缓存模块和出口调度模块。本发明通过增加RapidIO预处理部件，将一组协议转换会话中的多个RapidIO短包通过拼包拼成一个新的类RapidIO包，每个类RapidIO包的净荷负载长度payload与目标协议的最大负载长度相当，基于此再进行协议转换，使得目标协议终端每次协议解析时能够得到较多的净荷负载，从而提升了协议转换效率。
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