公开(公告)号：CN109257031B

公开(公告)日：2021-03-30

申请号：CN201810866318.6

申请日：2018-08-01

Applicant: 电子科技大学

Inventor： 王锂 ,  孔德桥 ,  戴志坚 ,  黄敏

IPC: H03K3/011 ,  H03K3/64

Abstract: 本发明公开了一种基于多MOS管串联的精确幅度高压方波产生电路，通过多级MOS管构成斩波电路，而多管串联使得电路耐压值足够高，较高的输入电压值和较低的输入电阻值保证了较高的输入电流，从而使得输出的高压方波上升时间和下降时间均在100ns以内，驱动信号经高压放大器放大后作为输入，其输出的方波信号的频率取决于驱动信号的频率和MOS管开关频率的上限。

公开(公告)号：CN111245436A

公开(公告)日：2020-06-05

申请号：CN202010058925.7

申请日：2020-01-19

Applicant: 电子科技大学

Inventor： 王锂 ,  黄习斌 ,  戴志坚

IPC: H03M1/12 ,  G01R19/25 ,  G01R1/30

Abstract: 本发明公开了一种等效采样的测量分辨率提高装置，通过参考时钟源为FPGA提供准确参考时钟，FPGA通过控制前置运放的放大倍率与幅度偏置电路的偏置电压，将输入波形幅度先放大到特定幅度，再经过幅度偏置电路施加偏置，保证输出波形的不同幅度片段满足均ADC的量程范围；ADC依次对不同偏置的波形输入进行采集并发送给FPGA，经过处理、拼接与运算后可以得到波形数据。

公开(公告)号：CN109714058A

公开(公告)日：2019-05-03

申请号：CN201910114408.4

申请日：2019-02-14

Applicant: 电子科技大学

Inventor： 王锂 ,  何海迅 ,  马敏 ,  戴志坚

IPC: H03M1/66

Abstract: 本发明公开了一种基于并联结构的数模转换器DAC，包括FPGA，基准电源，N-1个基准电源DAC，N-1个驱动运算放大器，N个子DAC，N个运算放大器和加法器模块，FPGA生成数字信号并划分成N个子数字信号分别发送给N个子DAC，并控制基准电源DAC的输出电压幅度，基准电源生成基准电压发送给第1个子DAC和基准电源DAC，基准电源DAC生成其他N-1个子DAC的基准电压并发送给驱动运算放大器，驱动运算放大器用于提升基准电压的驱动能力，将得到的信号作为其他N-1个子DAC的基准电压，N个子DAC分别对子数字信号进行数模转换，得到的模拟电流信号经运算放大器转换为模拟电压信号再由加法器模块相加进行输出。本发明通过子DAC并联并累加输出，以低分辨率的子DAC实现高分辨率DAC。

公开(公告)号：CN106253881B

公开(公告)日：2018-12-18

申请号：CN201610792852.8

申请日：2016-08-31

Applicant: 电子科技大学

Inventor： 付在明 ,  周文建 ,  戴志坚 ,  黄建国

IPC: H03K5/12

Abstract: 本发明公开了一种幅度可控的脉冲快速下降沿整形装置，包括直流偏置阶跃电路、肖特基二极管组成的3级隔离电路和幅度控制电路；当脉冲信号通过脉冲快速下降沿整形装置后，阶跃恢复二极管由正向导通状态进入电荷驱散状态，当电荷驱散完成后阶跃恢复二极管阻抗迅速增大进入反向截止状态，状态的阶跃式瞬变通过肖特基二极管传递给后级电路，使得负载得到电平由0阶跃性下降到输出低电平，同时利用可控恒流源Ic对阶跃的幅度进行控制，进而得到利用阶跃恢复二极管的阶跃特性整形输出具有幅度可控的快速下降沿脉冲信号。

公开(公告)号：CN103257846B

公开(公告)日：2015-12-09

申请号：CN201310165608.5

申请日：2013-05-08

Applicant: 电子科技大学

Inventor： 赵贻玖 ,  韩熙利 ,  王厚军 ,  王锂 ,  戴志坚

IPC: G06F7/58

Abstract: 本发明提供了一种用于压缩采样的伪随机序列产生装置，采用伪随机序列并行存取电路存储并行的伪随机序列数据，通过动态设置的读取速率读取并行伪随机序列并输出，利用并串转换电路以及电平转换电路来产生用于压缩采样的伪随机序列。本发明伪随机序列产生装置能够对伪随机序列的长度和频率动态调节，电路的结构相比移位寄存器实现方法简单，能够显著降低电路设计的难度与系统成本。

公开(公告)号：CN103490749B

公开(公告)日：2015-10-21

申请号：CN201310441566.3

申请日：2013-09-25

Applicant: 电子科技大学

Inventor： 付在明 ,  周文建 ,  戴志坚 ,  马德坤 ,  黄建国 ,  田书林

IPC: H03K5/14

Abstract: 本发明公开了一种高速极窄脉冲数字合成装置，数字脉冲信号通过高速极窄脉冲数字合成装置后，产生出脉宽小于200ps的可控极窄脉冲信号。可控极窄脉冲信号宽度取决于下降沿与上升沿信号之间的相对延迟，因此通过控制可编程延迟线就实现了脉宽可调的极窄脉冲合成。这样整个装置进一步提高了最小脉宽的数字合成能力，同时具有脉宽可控能力的模块化性能。

公开(公告)号：CN103955419A

公开(公告)日：2014-07-30

申请号：CN201410174937.0

申请日：2014-04-28

Applicant: 电子科技大学

Inventor： 杨万渝 ,  戴志坚 ,  马敏 ,  赖建钧

IPC: G06F11/22 ,  G06F13/42

Abstract: 本发明公开了一种串行总线协议在线实时检测分析功能的逻辑分析仪，在逻辑分析仪的FPGA中设置串行总线协议分析模块，串行总线协议分析模块中设置有目标串行总线协议的协议分析模块，协议分析模块中包括分析状态机和数据重组模块，分析状态机接收采集通道的通道数据并分析得到该数据元素的分析结果，数据重组模块将分析状态机得到的协议分析结果与通道数据组合得到带协议分析结果的数据并存入DDR2存储器中，供ARM处理器读取并显示即可。本发明的串行总线协议分析是在硬件中实现的，其分析时间远少于串行的软件运算，可以大大提高系统反应时间。并且本发明还提供了一种串行总线协议触发模块，可以针对串行总线协议提供更为准确的触发。

公开(公告)号：CN102916682A

公开(公告)日：2013-02-06

申请号：CN201210427557.4

申请日：2012-10-31

Applicant: 电子科技大学

Inventor： 付在明 ,  黄建国 ,  戴志坚 ,  周文建

IPC: H03K3/017

Abstract: 本发明公开了一种脉宽可调的NRZ/R1码转换装置，包括触发同步电路、反相归一码转换电路以及脉宽控制与归一码输出电路，在触发同步电路中不归零码数据信号同步到系统时钟，然后送入反相归一码转换电路中进行反相，再同反相的系统时钟进行与运算得到反相归一码数据信号，最后将反相归一码数据信号送入脉宽控制与归一码输出电路中进行脉宽调整，得到脉宽可调的归一码数据信号。本发明脉宽可调的NRZ/R1码转换装置通过三个简单的电路实现了非归零码数据信号到归一码数据信号的转换以及脉宽的调整，电路简单。

公开(公告)号：CN101183912A

公开(公告)日：2008-05-21

申请号：CN200710050213.5

申请日：2007-10-11

Applicant: 电子科技大学

Inventor： 戴志坚 ,  黄建国 ,  李力 ,  王厚军 ,  付在明

IPC: H04J3/16

Abstract: 本发明提供了一种多路信号复用装置，包括多通道有源探头、多通道信号调理电路以及信号选择电路；多通道有源探头将被测的多路信号经信号传输电缆分别送入到多通道信号调理电路中，调理后的多路信号分为两组，一组输出到数字信号采集通道，一组输出到信号选择电路；信号选择电路对输入的多路信号进行选择，将其中的一路或几路信号送入模拟信号采集通道中。本发明使得在测试中不需移动探头连接位置即可方便地同步观察多个数字信号的逻辑时序和波形，信号观察的同步性可以得到更好保证，提高了测试速度。

公开(公告)号：CN118604585A

公开(公告)日：2024-09-06

申请号：CN202411080087.8

申请日：2024-08-07

Applicant: 电子科技大学

Inventor： 解维坤 ,  王厚军 ,  戴志坚 ,  黄乐天 ,  杨万渝 ,  粱一凡 ,  邓可为

IPC: G01R31/28

Abstract: 本发明属于电数字数据处理领域，提供一种基于ALU的行为传感器，为用于SoC芯片老化预测的人工智能模型提供更加准确的行为数据。本发明包括：压力产生模块、ALU组、状态控制机、采样计数模块与存储器，ALU组包括若干条ALU组合逻辑链，每条ALU组合逻辑链在压力模式下配置成为压力传感器、在测试模式下配置成为环形振荡器，用以模拟被测电路的行为状态；压力产生模块为压力传感器提供压力输入，采样计数模块对环形振荡器的振动频率信息进行采样，并储存在存储器中；状态控制机用于控制ALU组与采样计数模块。本发明以ALU为主体搭建环形振荡器，能够更准确的描述被测电路的行为，且具有侵入性低、监测能力较强的优点。