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公开(公告)号：CN103151078A
公开(公告)日：2013-06-12
申请号：CN201310086965.2
申请日：2013-03-19
Applicant: 中国科学院微电子研究所
IPC: G11C29/42
Abstract: 本发明公开了一种用于存储器加固的检错纠错码的生成方法。该方法包括：根据原始数据位宽和所需纠检错能力预估校验位个数；初始化校验矩阵；从待检验的校正子向量池中逐个搜索符合线性独立要求的校正子向量填入校验矩阵；记录每次搜寻所产生的完整的校验矩阵，并改变向量搜寻的起始位置，重新进行搜索直至搜寻的起始位置穷尽整个校正子向量池；如果没有得到完整的校验矩阵，则增加校验位个数，并重复执行步骤2至4；如果有多个完整的校验矩阵，则从中选择一个最优的校验矩阵作为检错纠错码。采用本发明所提出的方法可以大大加快各种存储器加固编码的生成速度，无需再对各种编码算法进行研究便可得到较优结果。
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公开(公告)号：CN103064006A
公开(公告)日：2013-04-24
申请号：CN201210576911.X
申请日：2012-12-26
Applicant: 中国科学院微电子研究所
IPC: G01R31/28
Abstract: 本发明提供一种集成电路的测试装置，包括：主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。本装置将待测集成电路子板与从属FPGA相连，从属FPGA与主控模块通过高速接口相连，从属FPGA的引脚除去时钟引脚与电源引脚外，有大量可配置用户引脚，用于与待测集成电路子板相连，避免了主控FPGA直接连接集成电路子板方式，导致提供至用户的接口数量有限，而无法对引脚数量较多的集成电路子板进行测试的问题。
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公开(公告)号：CN103033524A
公开(公告)日：2013-04-10
申请号：CN201210593077.5
申请日：2012-12-31
Applicant: 中国科学院微电子研究所
IPC: G01N23/00
Abstract: 本发明公开了一种单粒子辐射效应检测方法，应用于包括多个相同测试样品的单粒子辐射效应检测系统，该方法包括：从该多个相同的待测的测试样品中，将一个所述测试样品确定为主测试样品，将该多个相同的测试样品中除所述主测试样品外所有测试样品均确定为辅助测试样品；控制该主测试样品接受辐射的辐射过程；同时向该主测试样品和辅助测试样品发送测试激励；同时获取该主测试样品和该辅助测试样品对应端口的测试响应数据；依据该辅助测试样品对应端口的测试响应数据，确定出参考响应数据，并与该主测试样品产生的所述对应端口的所述测试响应数据进行比较，得到该测试样品出现的单粒子辐射效应，大大提高了检测方法的通用性。
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公开(公告)号：CN102957993A
公开(公告)日：2013-03-06
申请号：CN201110252568.9
申请日：2011-08-30
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种低功耗WOLA滤波器组及其分析阶段和综合阶段的电路，适用于采用多通道信号处理技术的数字助听器。本发明采用以非连续地址读取数据进行“乘-累加”和“乘-加”运算、模寻址和改变初始读写地址代替数据移位操作、折叠结构的存储器、逻辑译码电路代替存储器“存储”数值固定的窗系数等方法，直接减少功耗开销较大的存储器读写操作的次数。同时，本发明采用双运算单元结合折叠结构的存储器，实现两路运算并行执行，进一步减少整个系统操作所需时钟周期数，从而可以方便采用降低系统时钟频率或者时钟门控技术来降低动态翻转功耗。
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公开(公告)号：CN102201817B
公开(公告)日：2013-03-06
申请号：CN201010132080.8
申请日：2010-03-24
Applicant: 中国科学院微电子研究所
IPC: H03M13/11
Abstract: 本发明公开了一种基于存储器折叠架构优化的低功耗LDPC译码器，包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络。本发明提供的基于存储器折叠架构优化的低功耗LDPC译码器，基于部分并行译码结构，并充分利用译码过程中存储器的读写规律，存储器单元的设计采用一种折叠架构方法，成倍降低存储器的读写操作次数，从而可大幅度的降低译码器的功耗。该存储器架构方法，不改变具体的LDPC译码算法，完全不影响误码性能和电路时序，因此可以适用于不同类型和不同标准的LDPC译码器，包含规则和非规则类型的。
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Patent Agency Ranking
公开(公告)号：CN101854178B
公开(公告)日：2013-01-30
申请号：CN200910081095.3
申请日：2009-04-01
Applicant: 中国科学院微电子研究所
IPC: H03M13/11
Abstract: 本发明公开了一种低功耗低密度奇偶校验码译码器，该译码器由输入缓存、校验节点运算单元、变量节点运算单元、存储单元、输出缓存、控制逻辑单元和互联网络构成；其中，该译码器采用部分并行译码结构，共使用x个变量节点运算单元、y个校验节点运算单元、1个输出缓存和1个输出缓存，其中x和y分别为H的基础矩阵的列数和行数。本发明相对于传统的LDPC译码器，在降低迭代译码的功耗的同时，不引入任何硬件消耗，并且对译码器的输出误码性能没有任何影响。
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公开(公告)号：CN101841498B
公开(公告)日：2013-01-02
申请号：CN200910080053.8
申请日：2009-03-18
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种消除基于OFDM系统的子载波间干扰的方法，该方法包括：在时间域上计算当前OFDM帧符号中每个子载波的相角偏差θ(i，j)，并进行时间域相角补偿；以及同时对OFDM系统的频率域进行均衡运算。利用本发明，可以有效消除由于多径时延或者时变信道造成的子载波间干扰，从而有效降低由于ICI干扰造成的系统性能损失。
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公开(公告)号：CN102685055A
公开(公告)日：2012-09-19
申请号：CN201110061449.5
申请日：2011-03-15
Applicant: 中国科学院微电子研究所
IPC: H04L27/26
Abstract: 本发明涉及数字通信技术领域，具体涉及一种多数据流插值与抽取复用装置及方法。所述装置包括：输入采样部件，用于采样插值与抽取的输入数据流，并根据插值或抽取模式选择采样数据输出给子滤波器；子滤波器，用于对采样数据进行滤波计算，并输出计算结果；输出处理部件，用于根据计算结果，生成且输出数据流的插值结果或抽取结果；控制部件，用于根据时钟节拍产生的状态控制字，控制输入采样部件、子滤波器、输出处理部件在状态控制字下协调运行。本发明还提供一种多数据流插值与抽取复用方法。本发明提高了各子滤波器运算单元的硬件利用效率，各运算单元可采用优化的无乘法器结构实现，可使时分复用收发机中采样速率变换的硬件开销减少约50%。
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公开(公告)号：CN101667990B
公开(公告)日：2012-07-04
申请号：CN200910304760.0
申请日：2009-07-23
Applicant: 中国科学院微电子研究所
IPC: H04L27/26
Abstract: 本发明提出了一种OFDM频率偏移联合估计方法，属于通信技术领域。所述方法包括：根据接收的基带数据序列设置小点数自相关器的相关长度和大点数自相关器的相关长度；根据小点数自相关器的相关长度和大点数自相关器的相关长度，运算求得小点数自相关器的峰值和大点数自相关器的峰值；根据小点数自相关器的峰值估算整数倍频率偏移初值，根据大点数自相关器的峰值估算小数倍频率偏移初值；根据整数倍频率偏移初值和小数倍频率偏移初值得到最终的频率偏移估计值。本发明可以很好的降低时频同步分别估算小数倍频率偏移和整数倍频率偏移所带来的硬件运算和延迟时间的开销，降低了该频率同步算法的运算复杂度并提高了频率偏移检测估计的实时性。
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公开(公告)号：CN102314538A
公开(公告)日：2012-01-11
申请号：CN201110279279.8
申请日：2011-09-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种对容错存储单元的晶体管进行布局的方法，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来。针对DICE结构的存储单元，本发明对SRAM单比特存储单元具有较好的容错能力，且具有一定抗多比特翻转的能力。
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