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公开(公告)号：CN105845734B
公开(公告)日：2019-09-13
申请号：CN201610236465.6
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，该P型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个PMOS管和两个二极管，两个PMOS管共用体区，所述体区为P型重掺杂区；两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的P区与所述第二PMOS管的栅连接。本发明通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN104795100B
公开(公告)日：2018-09-25
申请号：CN201510232374.0
申请日：2015-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种半刷新机制的单端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；所述单稳态锁存器包括上拉管及下拉管；所述传输门包括第一获取管及第二获取管。本发明相对传统静态随机存储器单端口单元而言，其单元晶体管数量减少1/3，从而可以提高单元存储密度；相对传统动态随机存储器单元而言，某电平可以稳定保持，故可以减少刷新次数；此外，本单元不要求晶体管之间尺寸匹配；这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
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公开(公告)号：CN105845398B
公开(公告)日：2018-04-17
申请号：CN201610168527.4
申请日：2016-03-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01F27/36
Abstract: 本发明提供一种电感屏蔽环包括：平面螺旋电感及屏蔽环；所述平面螺旋电感位于所述屏蔽环中心位置，所述屏蔽环为不连续的金属块组成的环状，所述金属块通过通孔与扩散区连接。本发明提供了一种电感屏蔽环，用于解决现有技术中平面螺旋电感屏蔽环版图占用面积大，电感品质因数低的问题。
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公开(公告)号：CN104750923B
公开(公告)日：2017-11-21
申请号：CN201510136875.9
申请日：2015-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种MOSFET的建模方法，包括步骤：首先，获得模型的源漏寄生电阻；然后，将获得的模型的源漏寄生电阻挂到DC模型上，进行IV/CV特性拟合；最后，当IV/CV特性拟合精度满足要求时，进行S参数的拟合，直至S参数的拟合满足精度要求，建立RF模型，生成模型卡。本发明通过将源漏寄生电阻加入DC模型和射频模型中，可以提高射频模型的建模精度，并且本发明将DC模型和射频模型相结合，可以减少射频模型建模的工作周期。
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公开(公告)号：CN106952915A
公开(公告)日：2017-07-14
申请号：CN201610008692.3
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , G11C11/412
CPC classification number: H01L27/11 , G11C11/412 , H01L27/1104
Abstract: 本发明提供一种SOI八晶体管静态随机存储器单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。并且本发明的方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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Patent Agency Ranking
公开(公告)号：CN105870186A
公开(公告)日：2016-08-17
申请号：CN201610237267.1
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，所述P型动态阈值晶体管至少包括：衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行P型重掺杂分别形成PMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105845734A
公开(公告)日：2016-08-10
申请号：CN201610236465.6
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，该P型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个PMOS管和两个二极管，两个PMOS管共用体区，所述体区为P型重掺杂区；两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的P区与所述第二PMOS管的栅连接。本发明通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN102683217B
公开(公告)日：2016-06-22
申请号：CN201210165018.8
申请日：2012-05-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
CPC classification number: H01L29/1606 , H01L29/66742 , H01L29/78648 , H01L29/78684
Abstract: 本发明提供一种基于石墨烯的双栅MOSFET的制备方法，属于微电子与固体电子领域，该方法包括：在单晶硅衬底上生长一层高质量的SiO2，然后在该SiO2层上旋涂一层高聚物作为制备石墨烯的碳源；再在高聚物上淀积一层催化金属，通过高温退火，在所述SiO2层和催化金属层的交界面处形成有石墨烯；利用光刻技术及刻蚀工艺，在所述催化金属层上开窗并形成晶体管的源极和漏极；利用原子沉积系统在开窗区沉积一层高K薄膜，然后在该高K薄膜上方制备前金属栅，最后在Si衬底的背面制备金属背栅极，最终形成基于石墨烯沟道材料和高K栅介质的双栅MOSFET器件。
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公开(公告)号：CN105551518A
公开(公告)日：2016-05-04
申请号：CN201610008919.4
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/41 , G11C11/412 , H01L21/8244 , H01L27/11
CPC classification number: G11C11/41 , G11C11/412 , H01L27/11 , H01L27/1104
Abstract: 本发明提供一种SOI单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四NMOS晶体管组成。本发明的SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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公开(公告)号：CN105489608A
公开(公告)日：2016-04-13
申请号：CN201610008065.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244 , G11C11/413
CPC classification number: H01L27/1104 , G11C11/413
Abstract: 本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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