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公开(公告)号：CN114388019B
公开(公告)日：2023-09-19
申请号：CN202210046881.5
申请日：2022-01-14
申请人： 长鑫存储技术有限公司
发明人： 楚西坤
摘要： 本公开提供一种存储器的检测方法，涉及半导体技术领域，用于解决无法测试存储器预充电时间的技术问题，该存储器的检测方法先在第一对角线和第二对角线上写入第一存储数据，之后再写入第二存储数据，按照第一读取顺序读取位于第一对角线和第二对角线上的存储单元的存储数据，并在每读取一个存储单元的存储数据之前，缩短与该存储单元连接的位线和参考位线预充电时间，以增加该存储单元读取时出错的几率，若是该存储单元的存储数据与第一存储数据不同或者与第二存储数据不同，则证明出错时的第一预设时间为该存储器对应的行预充电时间的边界值，缩短了测试时间，此外，对角线周边为未知数据，拓宽了测试环境的设定范围，可对不同的存储器进行测试。
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公开(公告)号：CN115053290B
公开(公告)日：2023-09-15
申请号：CN202180012851.6
申请日：2021-01-12
申请人： 高通股份有限公司
IPC分类号： G11C7/10 , G11C11/412 , G11C11/419 , G11C7/12 , G11C5/02 , G11C8/16 , G11C27/02
摘要： 包括具有共享预加载线和激活线的存储器位单元的装置。每个存储器中计算(CIM)NAND或NOR 8T‑SRAM位单元包括(6T)SPRAM电路配置，耦合到六晶体管(6T)SPRAM电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、以及耦合到第二晶体管与第三晶体管的电容器。存储器电路包括耦合到第三晶体管的读取字线、耦合到第三晶体管的读取位线以及耦合到第二晶体管的激活线。存储器位单元可以被配置为作为NAND存储器位单元操作。存储器位单元可以被配置为作为NOR存储器位单元操作。
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公开(公告)号：CN114187956B
公开(公告)日：2023-09-05
申请号：CN202210041371.9
申请日：2022-01-14
申请人： 长鑫存储技术有限公司
发明人： 楚西坤
摘要： 本公开提供一种存储器预充电时长边界的测试方法、装置、设备及介质。所述测试方法包括：在所述存储器中至少一对第一字线和第二字线对应的存储单元中写入相同数据；根据第一电压，确定预设预充电时长；激活所述第一字线并预充电；在所述预设预充电时长之后，读取对应的所述第二字线对应的存储单元中的数据；当读取的所述第二字线对应的存储单元中的数据与写入数据不一致时，确定所述预设预充电时长为所述存储器预充电时长边界。本公开通过调节第一电压制造临界条件，以降低存储器预充电能力，进而调整预设预充电时长；根据跨感应放大器读取的数据，确定存储器预充电时长边界，提升对预充电能力的检测准确度和覆盖率，提升产品可靠性和良率。
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公开(公告)号：CN116486870B
公开(公告)日：2023-09-01
申请号：CN202310742181.4
申请日：2023-06-21
申请人： 苏州宽温电子科技有限公司
IPC分类号： G11C11/417 , G11C11/419 , G11C5/14 , G11C7/12
摘要： 本发明涉及一种写辅助电路、静态随机存取存储器及其操作方法，写辅助电路包括电压跟踪电路和功率控制电路，电压跟踪电路基于外部时钟信号而参考两个定时延迟信号确定写使能信号的脉宽，其中，两个定时延迟信号分别由电源电压和外围电路电源电压供电；功率控制电路响应于所述写使能信号而对存储单元内部电源电压进行放电以提供所述存储单元内部电源电压。本发明在进行宽电压设计时，自动跟踪电源电压和外围电路电源电压的变化，在保持模式和读模式下保证存储单元的稳定，并且避免在写模式下两者差距过大而导致的写操作困难的问题。
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公开(公告)号：CN116610604A
公开(公告)日：2023-08-18
申请号：CN202310463367.6
申请日：2023-04-26
申请人： 华中科技大学
IPC分类号： G06F13/16 , G06F12/0871 , G11C11/408 , G11C11/4094 , G11C7/10 , G11C11/409 , G11C7/12 , G11C8/08
摘要： 本发明公开了一种顺从DDR内存访问时序的存内运算系统，属于内存储器与科学计算领域，包括：行级并行度驱动的时序终止机理，利用行非线性充电特性，以减小tRCD和tRP的尾延迟；以及行块交错、行列协同的向量矩阵乘法(vector‑matrix multiplication，VMM)访问机理，在不增加外围列ADC精度开销的情况下，减小tRAS并重叠CL时序参数，减小交叉点RAM内部核心延迟；提出的行访问和列访问协同优化的内存硬件设计能够以内存储器为中心的方式使能顺从DDR内存访问时序的VMM运算，以实现低延迟、高位宽的数据密集型科学计算(计算物理)负载的高效硬件执行。
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公开(公告)号：CN116580731A
公开(公告)日：2023-08-11
申请号：CN202211499128.8
申请日：2022-11-28
申请人： 爱思开海力士有限公司
摘要： 本申请涉及存储器装置和操作该存储器装置的方法。本文提供了一种存储器装置，其可包括联接到多条位线和公共源极线的多个存储器单元。存储器装置还可包括控制电路，控制电路被配置为控制外围电路对所选字线的所选存储器单元执行包括两个或更多个编程步骤的编程操作。外围电路可被配置为对所选存储器单元执行两个或更多个编程步骤中的第一编程步骤，然后执行在预定义时间内将解捕获电压施加到多条位线和公共源极线的解捕获操作，此后对所选存储器单元执行两个或更多个编程步骤中的第二编程步骤。
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公开(公告)号：CN116564375A
公开(公告)日：2023-08-08
申请号：CN202310850715.5
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
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公开(公告)号：CN113409841B
公开(公告)日：2023-08-04
申请号：CN202110736049.3
申请日：2021-06-30
申请人： 芯天下技术股份有限公司
摘要： 本发明公开了一种基准电流产生电路、方法、电子设备及测试工装，其中，电路包括：带转换开关的预充电电路、以若干第一存储单元调节输出电流的基准电流生成电路、带转换开关的比较电路、基准电流读取电路，所述预充电电路可通过基准电压信号调节基准电流生成电路中第一存储单元的阈值电压以改变初始基准电流信号而调节最终基准电流信号；该基准电流产生电路产生的最终基准电流信号是基于第一存储单元调节产生的，相比传统基于基准电压和电阻产生的基准电流，本申请实施例解决了利用基准电压和电阻产生的基准电流无法很好地精确匹配于目标存储单元因制程/电压/温度的浮动影响而输出的电流使用，导致读取操作精度不准确的问题。
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公开(公告)号：CN111261207B
公开(公告)日：2023-08-01
申请号：CN201910796473.X
申请日：2019-08-27
申请人： 爱思开海力士有限公司
IPC分类号： G11C7/12
摘要： 本发明公开了一种半导体器件。半导体器件包括输入/输出I/O控制信号发生电路、管道电路和自动预充电信号发生电路。I/O控制信号发生电路产生输入控制信号、输出控制信号和内部输出控制信号。管道电路基于输入控制信号来锁存内部命令/地址信号，以及输出被锁存的内部命令/地址信号作为锁存信号。自动预充电信号发生电路从锁存信号和内部锁存信号来产生自动预充电信号。
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