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公开(公告)号：CN116580735A
公开(公告)日：2023-08-11
申请号：CN202310850713.6
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
IPC分类号： G11C11/4091 , G11C11/4094
摘要： 本公开实施例涉及半导体技术领域，提供一种单端感测放大器以及存储器，单端感测放大器包括：与位线耦接的第一节点；参考电容和第二节点，参考电容的一端耦接第二节点net2，参考电容的另一端耦接地端，参考电容被配置为，匹配位线上的寄生电容对单端感测放大器的影响；读出放大电路，读出放大电路包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；单端感测放大器被配置为读出并放大位线上的电信号。本公开实施例至少有利于对单个位线上的电信号进行读出和放大，且保证对单个位线上的电信号的感测精度较高。
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公开(公告)号：CN117437944A
公开(公告)日：2024-01-23
申请号：CN202311755548.2
申请日：2023-12-20
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例提供一种存储器。存储器包括第一感测放大器和第二感测放大器。第一感测放大器被配置为，响应于处于有效状态的存内计算使能信号，且基于第一位线的电压电平在共享电荷前后是否增加，将第一位线上的信号放大为第一信号；第二感测放大器被配置为，响应于处于有效状态的存内计算使能信号，且基于第二位线的电压电平在共享电荷前后是否增加，将第二位线上的信号放大为第二信号。若第一位线上的电压电平在共享电荷前后未增加，则第一信号为逻辑0，第二信号为第一数据以及第二数据的异或运算结果；若第一位线上的电压电平在共享电荷前后增加，则第一信号为逻辑1，第二信号的反相信号为第一数据以及第二数据的异或运算结果。
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公开(公告)号：CN116564376B
公开(公告)日：2023-11-14
申请号：CN202310850719.3
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例提供一种读写转换电路、存储器以及读写控制方法。读写转换电路包括均衡电路、读控制电路以及第一感测放大器。均衡电路用于响应于均衡信号使全局数据线与互补全局数据线之间进行第一电荷分享。读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享。读控制电路还用于使目标数据线发生第一跳变并在第一读操作结束后发生第二跳变。第一感测放大器用于比较并放大全局数据线与互补全局数据线的压差。本公开实施例有利于降低功耗。
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公开(公告)号：CN116564376A
公开(公告)日：2023-08-08
申请号：CN202310850719.3
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例提供一种读写转换电路、存储器以及读写控制方法。读写转换电路包括均衡电路、读控制电路以及第一感测放大器。均衡电路用于响应于均衡信号使全局数据线与互补全局数据线之间进行第一电荷分享。读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享。读控制电路还用于使目标数据线发生第一跳变并在第一读操作结束后发生第二跳变。第一感测放大器用于比较并放大全局数据线与互补全局数据线的压差。本公开实施例有利于降低功耗。
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公开(公告)号：CN116580735B
公开(公告)日：2023-12-01
申请号：CN202310850713.6
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
IPC分类号： G11C11/4091 , G11C11/4094
摘要： 本公开实施例涉及半导体技术领域，提供一种单端感测放大器以及存储器，单端感测放大器包括：与位线耦接的第一节点；参考电容和第二节点，参考电容的一端耦接第二节点net2，参考电容的另一端耦接地端，参考电容被配置为，匹配位线上的寄生电容对单端感测放大器的影响；读出放大电路，读出放大电路包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；单端感测放大器被配置为读出并放大位线上的电信号。本公开实施例至少有利于对单个位线上的电信号进行读出和放大，且保证对单个位线上的电信号的感测精度较高。
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公开(公告)号：CN116580730B
公开(公告)日：2023-12-01
申请号：CN202310850720.6
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例提供一种数据传输电路以及存储器。数据传输电路包括：本地数据线和全局数据线，本地数据线经由列选通电路与第一存储阵列的第一位线连接；读写转换电路，读写转换电路连接在本地数据线与全局数据线之间；读写转换电路包括反相器，反相器的输入端为第一节点，反相器的输出端为第二节点，第一节点与本地数据线连接；感测放大器，连接第一节点与第二节点，用于比较并放大第一节点的信号以及第二节点的信号的压差；控制器，连接全局数据线，且还连接第一节点或者第二节点，被配置为，响应于读控制信号，在第一节点与全局数据线之间传输数据，或者，在第二节点与全局数据线之间传输数据，以将目标读数据读取至全局数据线。
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公开(公告)号：CN116580729B
公开(公告)日：2023-12-01
申请号：CN202310850718.9
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例涉及半导体技术领域，提供一种存储器及其修补方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一子位线和多条第二子位线，中间子存储阵列中包括多条第二位线；多个与一第一子位线、一第二子位线和一第二位线均耦接的读取电路；每一读取电路包括：具有第一节点和第二节点的感测放大器；基于第一选通信号选择是否电连接第二位线和第一节点的第一选择电路；基于第二选通信号选择是否电连接第一子位线和第二节点的第二选择电路；基于所述第三选通信号选择是否电连接所述第二子位线和所述第二节点的第三选择电路。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
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公开(公告)号：CN116564375A
公开(公告)日：2023-08-08
申请号：CN202310850715.5
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
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公开(公告)号：CN116564375B
公开(公告)日：2023-12-01
申请号：CN202310850715.5
申请日：2023-07-12
申请人： 长鑫存储技术有限公司
发明人： 袁园
摘要： 本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。
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