-
公开(公告)号：CN105742280A
公开(公告)日：2016-07-06
申请号：CN201510762682.4
申请日：2015-11-10
Applicant: 意法半导体公司
IPC: H01L27/02
CPC classification number: G06F17/5077 , G06F17/5072 , H03F3/195 , H03F3/602 , H03K19/017509 , H01L27/0203
Abstract: 一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5-10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。
-
公开(公告)号：CN105740540A
公开(公告)日：2016-07-06
申请号：CN201610064033.1
申请日：2016-01-29
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 张兴洲
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5081
Abstract: 本发明公开了一种掩膜版设计中版图的特征图形的查找方法，包括步骤：步骤一、对版图的数据图形进行编码，包括分步骤：步骤11、在版图上对数据图形划分成多个区域块；步骤12、根据数据图形的各区域块中实际有无图形得到区域块的1位编码；步骤13、综合数据图形的各区域块的1位编码形成数据图形的编码值；步骤二、在版图中进行特征图形的查找，包括分步骤：步骤21、得到所要查找的特征图形的编码值；步骤22、将特征图形和版图中的各所述数据图形的编码值进行比较；步骤23、根据编码值比较结果确定版图中是否存在特征图形。本发明实现对版图中特征图形的查找自动化，避免版图中特征图形的遗漏，能减少人工检查工作量，提高工作效率。
-
公开(公告)号：CN105740518A
公开(公告)日：2016-07-06
申请号：CN201610049907.6
申请日：2016-01-25
Applicant: 深圳市同创国芯电子有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明公开一种FPGA的资源布局方法及装置，该方法包括按照资源类型将FPGA中的资源布局区域进行划分，划分成多个子区域，并建立资源类型和子区域的对应关系；确定待布局单元所属的资源类型，并根据待布局单元所属的资源类型，以及所述对应关系查找出与其对应的子区域；在查找出的子区域中布局所述待布局单元。本发明通过以上技术方案，解决现有FPGA的资源布局方案不够完善的问题。
-
公开(公告)号：CN105718702A
公开(公告)日：2016-06-29
申请号：CN201610131658.5
申请日：2016-03-08
Applicant: 北京工业大学
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5068
Abstract: 本发明公开了一种Def库与3D集成电路bookshelf库转换的方法，其用于将电路版图进行分区域处理，然后作为单层电路记性堆叠操作；线网提取与展平模块把跨层与通层线网分类并作插入变量处理，并生成.nets文件；标准单元坐标的提取模块，将标准单元坐标文件.place里所有单元坐标信息提取并生成.pl文件；标准单元尺寸提取模块将.lef文件里所有单元名称，尺寸信息，端口信息以及.v里例化后的标准单元名称提取，并生成.nodes文件；TSV插入模块，用于把电路图跨层的线网转换为TSV，并插入电路版图中。本发明将单层集成电路Def库转换为3D集成电路bookshelf库，从而能使开发者在拥有单层EDA工具的条件下，进行3D集成电路的测试与开发。
-
公开(公告)号：CN105706053A
公开(公告)日：2016-06-22
申请号：CN201380080805.5
申请日：2013-11-06
Applicant: 英派尔科技开发有限公司
IPC: G06F9/455
CPC classification number: H04L63/1441 , G06F9/45533 , G06F9/45558 , G06F17/5054 , G06F17/5072 , G06F21/56 , G06F21/76 , G06F2009/45587
Abstract: 描述了针对通过在数据中心处协处理器的制图恶意攻击的防止的技术。根据一些示例，在现场可编程门阵列(FPGA)处创建协处理器的配置数据可以在配置控制器上被接收。配置控制器可以为所述协处理器确定未使用的排列，以及在所述FPGA确定与所述未使用的排列相对应的未使用的布置。与协处理器的类型关联的所述已使用的排列和所述未使用的布置可以被存储在配置矩阵中。所述未使用的排列中的一个以及与所选择的未使用排列相对应的所述未使用的布置之一然后可以被配置控制器选择来创建所述协处理器。
-
Patent Agency Ranking
公开(公告)号：CN105701317A
公开(公告)日：2016-06-22
申请号：CN201610114478.6
申请日：2016-03-01
Applicant: 上海斐讯数据通信技术有限公司
Inventor： 邓小斌
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明公开了一种对原理图设计中信号漏接纠错的方法及系统，该方法包括如下步骤：步骤一，对网表中的网络名进行逐个查找；步骤二，判断各网络名下Pin脚数量是否大于1；步骤三，若否，则判定该Pin脚处信号为原理图设计漏接；步骤四，输出检查结果，本发明可以直接输出原理图里网络名漏接的情况，避免了硬件工程师在原理图设计时因为粗心或者软件格式要求不符带来的信号线漏接情况。
-
公开(公告)号：CN105653805A
公开(公告)日：2016-06-08
申请号：CN201511029921.1
申请日：2015-12-31
Applicant: 上海集成电路研发中心有限公司 , 成都微光集电科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5072 , G06F17/5081
Abstract: 本发明的校正后道寄生互连线模型的方法，包括：设计环形振荡器电路，设计MOS器件测试结构，对MOS器件进行mapping测试，校正MOS器件Spice模型，基于MOS器件的测试数据的统计特性，选取用于环形振荡器mapping测试的晶片组；测试无负载的和有电容负载的环形振荡器得到振荡频率，将振荡频率转化为单级反相器的延时；线性拟合延时测试数据和环形振荡器的负载个数；仿真无负载和不同电容负载的环形振荡器，得到单级反相器延时，线性拟合延时仿真数据和环形振荡器的负载个数，基于拟合结果的截距校正中道寄生电容相关参数；基于拟合结果的斜率校正后道互连线寄生电容类型参数，更新ITF文件；仿真电容电阻负载的环形振荡器，校正后道互连线寄生电阻类型参数，更新ITF文件。
-
公开(公告)号：CN105612520A
公开(公告)日：2016-05-25
申请号：CN201480054980.1
申请日：2014-08-06
Applicant: ESS技术有限公司
Inventor： 罗伯特·L·布莱尔 , 丹尼尔·A·里斯莱尔 , A·马丁·马林森
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5045 , G06F17/5068 , G06F17/5077 , G06F17/5081 , H01L27/0207
Abstract: 公开了一种用于复合元件的布置和布线的改进的方法，复合元件中的每个包括标称相同元件的串联/并联组合。该方法将每个复合元件处理为独立单元格(通常在硅芯片设计中使用的子电路结构)以将构成复合元件值的全部标称相同元件作为一个单元来处理，以及在芯片设计中将其作为独立组来布置。这导致所述复合元件作为单元布置并以以下方式布线：全部所述的标称相同元件放置在一起并且复合元件值之间的任何效应因此相对地范围小并且最优地隔离。
-
公开(公告)号：CN105608298A
公开(公告)日：2016-05-25
申请号：CN201610122508.8
申请日：2016-03-03
Applicant: 深圳市同创国芯电子有限公司
Inventor： 张亚林
CPC classification number: H01L27/0203 , G06F17/5072
Abstract: 本发明提供一种基于阵列封装的FPGA芯片。所述FPGA芯片的最外两圈引脚为I/O引脚，最外行I/O引脚及次外行I/O引脚在纵向组成差分对，最外列I/O引脚及次外列I/O引脚在横向组成差分对。本发明能够使得I/O扇出更容易，减少了PCB设计的层数；同时I/O电源的滤波电容放置更容易、更合理，并且滤波的效果更好。
-
公开(公告)号：CN105608261A
公开(公告)日：2016-05-25
申请号：CN201510954173.1
申请日：2015-12-20
Applicant: 河南思维自动化设备股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明提供一种无颜色损耗的鸟瞰图的生成方法，包括以下步骤：（1）遍历线路图中的所有图元，获取不可被抽取的关键图元集和可被抽取的非关键图元集；（2）对不可被抽取的关键图元集和可被抽取的非关键图元集中的所有图元，均按缩小比例进行缩小；当被缩小的关键图元集中的图元按照当前的缩小比例不允许被缩小时，按照设定的比例阈值进行缩小；（3）计算缩略后的关键图元集和非关键图元集中的图元在缩略图中的相对位置；对相对位置进行调整，根据相对位置将图元绘制在鸟瞰图模板上。本发明通过与关键图元的像素值对比，在缩略过程中，保留关键图元的像素，可以有效地减少关键图元的丢失，降低失真。
-
-
-
-
-
-
-
-
-
Search Results
597
records
(took 0.026 seconds)
