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公开(公告)号：CN102592659B
公开(公告)日：2014-08-27
申请号：CN201210035887.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0～P3，六个NMOS管N0～N5，其中PMOS管P0与NMOS管N0，PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0～P3、NMOS管N3～N5管衬底与栅连接。
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公开(公告)号：CN103338490A
公开(公告)日：2013-10-02
申请号：CN201310211616.9
申请日：2013-05-30
Applicant: 安徽大学
IPC: H04W40/02
CPC classification number: Y02D70/30
Abstract: 本发明公开了一种网络数据路由的方法，其中，该方法包括：节点A比较发送当前消息至目的节点E的最高效用值maximum_utility_value，与潜在中转节点B发送当前消息至目的节点E的效用值PB,E之间的大小；若maximum_utility_value＜PB,E，则所述节点A将该消息发送至节点B，并更新最高效用值：maximum_utility_value'＝PB,E×K，K＞1；其中，K为递增系数；所述节点B接收到该消息后利用所述PB,E进行该消息的转发判断，且所述节点A利用更新后的最高效用值进行该消息的转发判断。通过采用本发明公开的方法，自适应的提高转发的门槛，减少数据中转次数，降低节点能耗。
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公开(公告)号：CN204463836U
公开(公告)日：2015-07-08
申请号：CN201520023085.5
申请日：2015-01-13
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本实用新型公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本实用新型电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。
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公开(公告)号：CN202549311U
公开(公告)日：2012-11-21
申请号：CN201220074935.0
申请日：2012-03-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，设有两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。
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Patent Agency Ranking
公开(公告)号：CN202495917U
公开(公告)日：2012-10-17
申请号：CN201220098731.0
申请日：2012-03-16
Applicant: 安徽大学
Abstract: 本实用新型是关于无晶振CMOS时钟产生电路，包括：产生并输出高频正弦振荡信号的数控振荡器；电平转换模块，接收高频正弦振荡信号并输出单端模式输出的方波信号；可编程分频器，输出方波信号降频处理后的具有预定频率的时钟信号；占空比校正电路，输出占空比满足预定时钟占空比要求的调整后的时钟信号；频率锁定模块，在设置频率锁定控制信息的过程中与外部晶振连接，输出外部晶振的输出信号和可编程分频器的输出信号的频率差对应的频率锁定控制信息；非挥发性存储器。本实用新型能够使时钟产生电路的体积更小功耗更低，且可以利用低成本的CMOS技术在芯片内实现，从而提高了系统的集成度以及稳定性，降低了系统实现成本和功耗。
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公开(公告)号：CN202549301U
公开(公告)日：2012-11-21
申请号：CN201220051591.1
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C7/06
Abstract: 一种高速低功耗自关断位线灵敏放大器，包括预充电模块、平衡电路模块、使能电路模块、交叉耦合反相器模块、输入电路模块、自关断位线模块,本实用新型采用输入输出分离结构，与传统的共用输入输出结构灵敏放大器相比，避免了在检测信号期间，输出端电容对位线进行放电，大大降低了位线间形成额定电压差的时间，减小了灵敏放大器的延时，提高了灵敏放大器的反应速度；另外，预充电操作采用将灵敏放大器的两输出端通过预充管放电到“0”，与传统灵敏放大器预充电操作是将输出端预充到VDD相比，节约了预充电功耗，从而降低了灵敏放大器的总功耗。
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公开(公告)号：CN204102573U
公开(公告)日：2015-01-14
申请号：CN201420621960.5
申请日：2014-10-24
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本实用新型公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路包括：四个PMOS管P1～P4和八个NMOS管N1～N8；其中，NMOS管N1和PMOS管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管P1的源极接片选CS，所述NMOS管N1的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL。该电路可以消除半选问题，同时解决读半选问题和写半选问题，同时没有额外的功耗消耗。
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公开(公告)号：CN202549310U
公开(公告)日：2012-11-21
申请号：CN201220051666.6
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种单端操作的亚阈值存储单元电路，设有两个PMOS管P1、P2及七个NMOS管N1～N7，P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接,七个NMOS管N1～N7的体端以及N1、N2、N7的源极均接地，N3的栅极与行写控制信号RWR连接，N4的栅极与列写控制信号CWR连接，N2与P2组成一个反相器，其输出端连接到N2和P2的栅极，其输入端连接到P1的漏极，N5的栅极与读字线RWL连接，N5的漏极与读位线RBL连接，N6的源级与写位线WBL连接，N6的栅极与写字线WWL连接。
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公开(公告)号：CN202549308U
公开(公告)日：2012-11-21
申请号：CN201220051608.3
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种双位线亚阈值存储单元电路，采用双端读写操作，电路包括第一反相器和第二反相器，两个反相器连接成交叉耦合，采用读写位线分离的双位线结构，交叉耦合的两个存储节点分别通过一个NMOS管连接到两根写位线上，同时交叉耦合的两个存储节点通过一个NMOS管与一个PMOS管连接到两根读位线上。本实用新型采用PMOS衬底调节技术，即将所有的PMOS的衬底端都连接到其栅端，能够在保证系统不增加额外管理功耗和不降低性能的前提下，实现动态操作能耗和静态操作中泄漏功耗的同时降低，提高了存储单元的静态噪声容限，使系统性能最优化。
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