公开(公告)号：CN105990338A

公开(公告)日：2016-10-05

申请号：CN201510555759.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L27/088 ,  H01L29/78

CPC classification number: H01L23/528 ,  H01L21/8213 ,  H01L21/823885 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/1608 ,  H01L29/7802

Abstract: 本发明提供一种能够抑制误触发的半导体装置。实施方式的半导体装置包括单元区域、栅极配线区域、及设置在单元区域与栅极配线区域之间的米勒箝位电路区域，且米勒箝位电路区域具有：SiC基板，具备第一面与第二面；n型第一源极区域，设置在SiC基板内的第一面；n型第一漏极区域；第一栅极绝缘膜；第一栅电极；p型第二源极区域，设置在SiC基板内的第一面，且电连接于第一源极区域；p型第二漏极区域；第二栅极绝缘膜；以及第二栅电极，与第一栅电极电连接；单元区域具有：n型第一SiC区域，设置在SiC基板内的第一面，且电连接于第二漏极区域；p型第二SiC区域；n型第三SiC区域；第三栅极绝缘膜；以及第三栅电极，电连接于第一源极区域及第二源极区域。

公开(公告)号：CN106531813B

公开(公告)日：2020-05-29

申请号：CN201610130543.4

申请日：2016-03-08

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  大田刚志 ,  河野洋志 ,  山下敦子

IPC: H01L29/872 ,  H01L29/06

Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。

公开(公告)号：CN105990434B

公开(公告)日：2020-05-15

申请号：CN201510097337.3

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。

公开(公告)号：CN106531796B

公开(公告)日：2020-01-10

申请号：CN201610028286.3

申请日：2016-01-15

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本发明的实施方式的半导体装置具备具有第1面及第2面的SiC层、设置在SiC层内的第1导电型的第1SiC区域、第2导电型的第1及第2柱区域、设置在第1及第2柱区域与第1面之间的第2导电型的第3及第4柱区域、设置在第3柱区域与第4柱区域之间的栅极电极、第2导电型的第1及第2主体区域、栅极绝缘膜、设置在第3及第4柱区域与栅极电极之间的第5及第6柱区域以及第1导电型的第1及第2源极区域。

公开(公告)号：CN104916688B

公开(公告)日：2018-05-01

申请号：CN201410369570.8

申请日：2014-07-30

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  野田隆夫

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7804 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7805

Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。

公开(公告)号：CN103681637B

公开(公告)日：2017-04-05

申请号：CN201310077451.0

申请日：2013-03-12

Applicant: 株式会社东芝

Inventor： 高尾和人 ,  河野洋志 ,  菊地拓雄

IPC: H02M7/00

CPC classification number: G05F3/20 ,  H01L2224/49113 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H02M7/003 ,  H01L2924/00

Abstract: 根据一个实施例，一种半导体器件包括：基板；第一电路部；和第二电路部。所述第一电路部包括：第一和第二开关元件，及第一和第二二极管。第二电路部包括第三和第四开关元件，及第三和第四二极管。第一开关元件与第二开关元件在第一方向上并置，并与第四开关元件在第二方向上并置。第三开关元件与第四开关元件在第一方向上并置，与第二开关元件在第二方向上并置。电压施加到第一和第三开关元件的电极，与第一电压相反极性的电压施加到第二和第四开关元件的电极。

公开(公告)号：CN106531813A

公开(公告)日：2017-03-22

申请号：CN201610130543.4

申请日：2016-03-08

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  大田刚志 ,  河野洋志 ,  山下敦子

IPC: H01L29/872 ,  H01L29/06

Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。

公开(公告)号：CN105990439A

公开(公告)日：2016-10-05

申请号：CN201510555695.4

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/1608 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/42364 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/45 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7811 ,  H01L29/7827 ,  H01L29/0684 ,  H01L29/36

Abstract: 本发明的半导体装置具备晶胞区域、栅极垫区域、及晶胞端区域。晶胞区域具有：衬底；n型第一区域；p型第二区域；n型第三区域；p型第四区域，设置在第二区域内，且p型杂质浓度高于第二区域；栅极绝缘膜；栅极电极；第一电极，通过第一接触部而与第一区域及第四区域相接；及第二电极。栅极垫区域具有：场绝缘膜；及p型第五区域，设置在第三区域与场绝缘膜之间，且p型杂质的峰浓度为1×1018cm-3以上。晶胞端区域具有：p型第六区域，与第五区域连接；p型第七区域，p型杂质浓度高于第六区域；及第一电极，通过第二接触部而与第七区域相接。通过第二接触部而与第一电极相接的面的整个面为p型区域。

公开(公告)号：CN105990434A

公开(公告)日：2016-10-05

申请号：CN201510097337.3

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。

公开(公告)号：CN104916691A

公开(公告)日：2015-09-16

申请号：CN201410379832.9

申请日：2014-08-04

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  高尾和人

IPC: H01L29/78

CPC classification number: H01L27/0733 ,  H01L28/60 ,  H01L29/42372 ,  H01L29/7803

Abstract: 一种半导体装置，抑制成本上升，抑制误动作的产生，且可靠性高。其具备：第一电极；第二电极；第一导电型的第一半导体区域，设置于上述第一电极与上述第二电极之间；第二导电型的第二半导体区域，设置于上述第一半导体区域与上述第二电极之间；第一导电型的第三半导体区域，设置于上述第二半导体区域与上述第二电极之间，该第三半导体区域的杂质浓度高于上述第一半导体区域的杂质浓度；第三电极，经由第一绝缘膜与上述第三半导体区域、上述第二半导体区域以及上述第一半导体区域接连；以及电容元件部，具有：与上述第二电极电连接的第四电极；与上述第三电极电连接的第五电极；以及设置于上述第四电极与上述第五电极之间的第二绝缘膜。