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公开(公告)号：CN110569760A
公开(公告)日：2019-12-13
申请号：CN201910794798.4
申请日：2019-08-27
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06K9/00
Abstract: 本发明涉及一种基于近红外和远程光电体积描记术的活体检测方法，属于计算、推算、计数的技术领域。该方法：定位待检测对象的面部区域进行人脸识别；对通过人脸识别的对象获取面部的近红外光图像，通过检测近红外光图像获取红外光图像为翻拍自屏幕介质的评分；获取通过屏幕翻拍检测的对象的面部图像序列，利用远程光电体积描记术对待测图像序列进行生命体征信号的提取，辨别待检测对象是否为活体人脸。本发明提高了活体检测的鲁棒性，具备更强的分类和学习能力，能较好地应对三维面具、视频、照片翻拍等表示攻击，区分结果准确率较高。叠加最短周期信号提取生命特征信号的改进型远程光电体积描记术则无需先验知识，能够适应实际使用场景的需求。
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公开(公告)号：CN109598338A
公开(公告)日：2019-04-09
申请号：CN201811493592.X
申请日：2018-12-07
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所 , 南京三宝科技股份有限公司
Abstract: 本发明公开一种基于FPGA的计算优化的卷积神经网络加速器，包括AXI4总线接口、数据缓存区、预取数据区、结果缓存区、状态控制器及PE阵列；数据缓存区用于缓存通过AXI4总线接口从外部存储器DDR中读取的特征图数据、卷积核数据和索引值；预取数据区用于从特征图子缓存区预取需要并行输入PE阵列的特征图数据；结果缓存区用于缓存每行PE的计算结果；状态控制器用于控制加速器工作状态，实现工作状态间的转换；PE阵列用于读取预取数据区和卷积核子缓存区中的数据进行卷积操作。此种加速器利用参数稀疏性、重复权重数据和激活函数Relu的特性，提前结束冗余计算，减少计算量，并通过减少访存次数来降低能耗。
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公开(公告)号：CN108805272A
公开(公告)日：2018-11-13
申请号：CN201810413101.X
申请日：2018-05-03
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06N3/063
CPC classification number: G06N3/063
Abstract: 本发明公开了一种基于FPGA的通用卷积神经网络加速器，包括MCU、AXI4总线接口、地址生成器、状态控制器、特征图缓存区、卷积核缓存区、卷积计算器以及分段式结果缓存区。卷积加速器采用FPGA实现，并包含N个卷积计算子单元，特征图缓存区和卷积核缓存区分别包含N个特征图子缓存区和N个卷积核子缓存区，每一个卷积计算子单元对应配置一个特征图子缓存区和一个卷积核子缓存区。卷积计算器读取特征图缓存区和卷积核缓存区中的数据进行卷积计算，并将相邻卷积计算子单元的计算结果进行多级累加，分段式结果缓存区用于存放卷积计算器输出的各级累加结果。本发明能够支持各种卷积神经网络结构，通用性好，对片上存储资源需求较少，通信开销小。
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公开(公告)号：CN105827223B
公开(公告)日：2018-10-12
申请号：CN201610098736.6
申请日：2016-02-23
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H03K17/687 , H01L29/78
Abstract: 本发明公开了一种集成自举的高压驱动芯片及其工艺结构，巧妙地利用高压电平移位电路中通过集成工艺实现的寄生的高压二极管对自举电容进行充电，高压电平移位电路的电源端为高侧浮动电源VB，参考地为浮动电压PGD。PGD由自举控制电路进行控制，VB和PGD之间设有第一寄生二极管和第二寄生二极管，自举控制电路由高侧信号和低侧信号控制，当低侧输出信号LO为高电平且高侧输出信号HO为低电平，或者当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路的输出PGD为高电平VCC，VCC通过第一寄生二极管和第二寄生二极管对外部自举电容进行单向充电。本发明充电速度快、充电效率高、电路结构简单、成本低。
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公开(公告)号：CN108511512A
公开(公告)日：2018-09-07
申请号：CN201810115022.0
申请日：2018-02-05
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/06 , H01L29/739 , H01L21/331
Abstract: 一种带有波浪型场限环结构的功率半导体器件，包括：P型衬底(1)，在P型衬底(1)上方设有N型缓冲层(2)，N型缓冲层(2)上设有N型外延层(3)且N型外延层(3)被划分为元胞区、过渡区和终端区，在元胞区内设有栅极沟槽(4-1)、(4-2)，在过渡区设有栅极沟槽(4-3)、(4-4)、(4-5)，在栅极沟槽(4-1)、(4-2)之间设有P型体区(6)，P型体区(6)内设有重掺杂N型发射极(7)，其特征在于，终端区内设有波浪型、交叠状离子扩散区(10)，在波浪型离子扩散区(10)内设有离子注入区(10-1)、(10-2)、(10-3)。本发明器件结构能够抑制器件关断时刻所产生的电场尖峰，从而抑制动态雪崩。
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Patent Agency Ranking
公开(公告)号：CN105790808B
公开(公告)日：2018-08-28
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H04B7/0413 , H04L1/00 , H04L25/02
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K‑best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN107493095A
公开(公告)日：2017-12-19
申请号：CN201710674866.4
申请日：2017-08-09
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H03K17/08 , H03K17/567 , H03K19/003
Abstract: 一种硅基IGBT和碳化硅肖特基二极管混合的栅驱动系统，包括驱动输入级、逻辑使能电路、电流源电路、IGBT栅极电压对时间的变化率检测电路、IGBT集电极电流对时间的二阶微分变化率检测电路以及IGBT管、肖特基二极管D1和采样电阻Rx。通过对IGBT的栅极电压VG和栅极电压的变化率dVG/dt以及集电极电流的二阶变化率d(dIc/dt)/dt进行采样和检测，实时的掌握IGBT开启过程的各个阶段，之后经过逻辑使能电路的判断并对栅驱动电路中的电流源电路进行控制，便可以改变IGBT开启过程的驱动电流大小，从而达到在IGBT的开启过程中抑制电流振荡减小电流过冲和开启损耗的目的。
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公开(公告)号：CN107293585A
公开(公告)日：2017-10-24
申请号：CN201710530053.8
申请日：2017-06-30
Applicant: 东南大学 , 东南大学-无锡集成电路技术研究所
IPC: H01L29/739 , H01L29/08 , H01L29/06
Abstract: 一种快关断绝缘体上硅横向绝缘栅双极型晶体管，在P型衬底上设有埋氧，在埋氧上设有N型漂移区，其上设有N型缓冲区和P型体区，在N型缓冲区内设有P型集电极区，其上连接有集电极金属，在P型体区内设有N型发射极区，其右侧设有P型发射区，在发射极区上连接有发射极金属，在N型漂移区的上方设有场氧层，在N型发射区左侧设有纵向沟槽，在其内设有由二氧化硅或其它耐压介质包裹的多晶硅层，其上连接有栅金属，在纵向沟槽的左侧设有P型发射极区块体，其上连接有发射极金属，在场氧层与P型发射区之间设有纵向沟槽，在其内设有由二氧化硅或其它耐压介质包裹的多晶硅层，其上连接有栅金属，在栅金属和发射极金属之间设有氧化层。
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公开(公告)号：CN105843774A
公开(公告)日：2016-08-10
申请号：CN201610170062.6
申请日：2016-03-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: G06F15/7878 , G06F15/8023
Abstract: 本发明公开了一种动态多模式可配的可重构计算单元结构，应用于可重构处理器系统中。可重构处理器系统主要包括三部分：数据模块、配置模块和可重构阵列。该可重构处理器包含四个可重构阵列，每个可重构计算阵列包含48个同构计算单元。每个计算单元之间的路由结构根据配置信息实现，实现同一可重构阵列中加、减、乘、除并行执行；相较于传统的可重构计算单元结构，该结构通过精细化配置，可以高效地实现加、减、乘、除四种运算；面向不同算子，可将阵列中计算单元进行组合，从而高效地实现多种不同算法，提高了可重构处理器系统的吞吐率、灵活性和计算效率。
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公开(公告)号：CN105653474A
公开(公告)日：2016-06-08
申请号：CN201511017968.6
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0877 , G06F12/0897
CPC classification number: G06F12/0877 , G06F12/0897
Abstract: 本发明公开了一种面向粗粒度动态可重构处理器的配置缓存控制器，由配置缓存控制逻辑、配置缓存分级表、配置缓存存储器、配置缓存查找表、配置缓存接口、配置缓存解析器和配置缓存控制逻辑组成；上述各组成部分协同工作，实现对配置单元的预取与更新，利用本发明可有效减少可重构阵列读取配置信息所需的时间，提升粗粒度动态可重构系统的性能。
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