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公开(公告)号：CN110942798A
公开(公告)日：2020-03-31
申请号：CN201910062193.6
申请日：2019-01-23
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件、存储系统及操作半导体存储器件的方法。所述半导体存储器件包括：存储单元阵列，包括多个动态存储单元；ECC引擎，被配置为对来自存储单元阵列的读取数据中的至少一个错误进行纠正；以及测试电路，被配置为在半导体存储器件的测试模式下，通过将测试模式数据写入存储单元阵列中并通过从存储单元阵列读取与测试模式数据对应的测试结果数据，来对存储单元阵列执行测试。测试电路被配置为：在测试模式下，当测试结果数据包括第一数目的至少一个错误位时，将指示第三数目的错误位的测试结果信号输出到半导体存储器件的外部，第三数目是通过将第一数目减去第二数目获得的。第二数目对应于ECC引擎能够纠正的错误位的数目。
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公开(公告)号：CN108153609A
公开(公告)日：2018-06-12
申请号：CN201711248279.5
申请日：2017-12-01
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN110942798B
公开(公告)日：2024-06-11
申请号：CN201910062193.6
申请日：2019-01-23
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件、存储系统及操作半导体存储器件的方法。所述半导体存储器件包括：存储单元阵列，包括多个动态存储单元；ECC引擎，被配置为对来自存储单元阵列的读取数据中的至少一个错误进行纠正；以及测试电路，被配置为在半导体存储器件的测试模式下，通过将测试模式数据写入存储单元阵列中并通过从存储单元阵列读取与测试模式数据对应的测试结果数据，来对存储单元阵列执行测试。测试电路被配置为：在测试模式下，当测试结果数据包括第一数目的至少一个错误位时，将指示第三数目的错误位的测试结果信号输出到半导体存储器件的外部，第三数目是通过将第一数目减去第二数目获得的。第二数目对应于ECC引擎能够纠正的错误位的数目。
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公开(公告)号：CN111198779B
公开(公告)日：2024-06-04
申请号：CN201910603254.5
申请日：2019-07-05
Applicant: 三星电子株式会社
Abstract: 公开一种半导体存储器装置和存储器系统。所述半导体存储器装置包括具有多个存储器单元的存储器单元阵列，并包括：纠错码(ECC)解码器，被配置为：从存储器单元阵列的选择的存储器单元接收第一数据和第一数据的第一奇偶校验，使用H矩阵和第一数据生成第一数据的第二奇偶校验，将第一奇偶校验与第二奇偶校验进行比较以生成第一校验子，并基于包括在第一校验子中的“0”或“1”位的数量，生成具有不同状态的解码状态标志(DSF)。
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公开(公告)号：CN111179999B
公开(公告)日：2024-05-28
申请号：CN201910755942.3
申请日：2019-08-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件、存储系统和操作半导体存储器件的方法。半导体存储器件包括存储单元阵列和包括ECC引擎的接口电路。所述存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路接收主数据和包括外部奇偶校验位或数据掩码信号的子数据，基于所述数据掩码信号的掩码位生成标记信号，响应于操作模式和所述标记信号对所述主数据执行ECC编码操作，将所述主数据存储在所述正常单元区域中，响应于所述操作模式将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中，响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作。
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Patent Agency Ranking
公开(公告)号：CN109785894B
公开(公告)日：2024-05-07
申请号：CN201811351737.2
申请日：2018-11-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本申请提供一种半导体存储器装置、存储器系统和操作半导体存储器装置的方法。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。在第一写操作模式下，所述控制逻辑电路可控制所述I/O门控电路以选择子页，从所述子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，以及将所述第一单元数据提供至错误校正电路。所述控制逻辑电路还可控制所述错误校正电路，以对第一单元数据执行错误校正码解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。
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公开(公告)号：CN109215722B
公开(公告)日：2023-05-26
申请号：CN201810523603.8
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括存储单元阵列的半导体存储装置的纠错电路，纠错电路包括存储纠错码的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵表示。所述纠错码引擎使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。也提供一种半导体存储装置及存储系统。
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公开(公告)号：CN108122587B
公开(公告)日：2023-04-18
申请号：CN201711083163.0
申请日：2017-11-07
Applicant: 三星电子株式会社
Abstract: 提供一种半导体存储器装置的擦除控制器和半导体存储器装置。一种半导体存储器装置的擦除控制器包括擦除地址产生器和弱码字地址产生器。擦除地址产生器在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的所有码字的擦除地址。擦除地址与正常擦除操作相关联，并响应于内部擦除信号和擦除命令而改变。弱码字地址产生器在第二擦除模式下产生针对第一存储体阵列中的弱码字的弱码字地址。弱码字地址与弱擦除操作相关联，并响应于内部擦除信号而产生。
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公开(公告)号：CN113010346B
公开(公告)日：2023-01-13
申请号：CN202110263452.9
申请日：2017-12-01
Applicant: 三星电子株式会社(KR)
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN107799155B
公开(公告)日：2022-11-01
申请号：CN201710703382.8
申请日：2017-08-16
Applicant: 三星电子株式会社
Abstract: 一种包括列冗余的存储装置。所述存储装置包括存储单元阵列及列解码器。所述存储单元阵列包括连接到字线的多个垫。所述列解码器包括第一修复电路及第二修复电路，在所述第一修复电路中存储第一修复列地址，在所述第二修复电路中存储第二修复列地址。当所述第一修复列地址与读取命令或写入命令中的所接收列地址重合时，所述列解码器从所述多个垫中的一个垫中选择除与所述所接收列地址对应的位线之外的其他位线。当所述第二修复列地址与所述所接收列地址重合时，所述列解码器在所述多个垫中选择除与所述所接收列地址对应的所述位线之外的其他位线。根据本发明的存储装置可通过增加可使用的列冗余来提高修复效率。
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