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公开(公告)号：CN110501559B
公开(公告)日：2021-11-09
申请号：CN201910797360.1
申请日：2019-08-27
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G01R19/25
Abstract: 本申请公开了一种电流采集装置，包括：用于将输入至电流采集装置本体的目标电流进行分压，得到2N+1个电压值的分压模块；与分压模块相连，用于分别对2N+1个电压值进行信号放大，得到2N+1个放大信号的差值放大模块；与差值放大模块相连，用于按照预设转换标准分别对2N+1个放大信号进行模数转换，得到2N+1个转换信号的转换器；与转换器相连，用于当2N+1个转换信号中存在大于或等于N+1个信号值均相等的目标转换信号时，则将目标转换信号所对应的电流值判定为电流采集装置本体的采集电流的控制器；其中，N≥1，差值放大模块为基于分压模块的分压原理，能够将分压模块所输出的2N+1个电压值放大为2N+1个放大信号均相等的放大模块。通过该电流采集装置可以相对提高采集电流的准确性与可靠性。
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公开(公告)号：CN110687854B
公开(公告)日：2021-07-30
申请号：CN201911071505.6
申请日：2019-11-05
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G05B19/042 , H04L12/40
Abstract: 本发明公开了一种PA总线控制器，包括：FPGA以及CPU；FPGA中集成有PA物理层及数据链路层的协议栈；CPU与FPGA连接，用于调用FPGA进行总线调度控制。该设备调用主站通讯模块中的FPGA，在原有FPGA逻辑中增加实现PA物理层及数据链路层相关功能，将PA协议栈集成在原有FPGA，不需使用PA专用芯片，减少了使用成本，灵活化配置和编程，减少CPU与协议栈间通讯的优化限制，同时减少了硬件故障点，降低了维护成本。且CPU在实现中采用“FPGA+双控制芯片”的核心架构实现，降低了单芯片处理时的处理压力，且可以保证任务处理的高效性。本发明还提供了PA总线控制系统，具有上述有益效果。
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公开(公告)号：CN110456132B
公开(公告)日：2021-06-29
申请号：CN201910769434.0
申请日：2019-08-20
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G01R19/00
Abstract: 本申请公开了一种电流采集装置，包括：电流采集装置本体，电流采集装置本体上设置有供电端子和信号接入端子，其中，供电端子与D1的负极相连，D1的正极与热敏元件的第一端相连，热敏元件的第二端分别与D2的负极和第一保险丝的第一端相连，D2的正极接地，第一保险丝的第二端与电流采集装置本体中的保护电路相连；信号接入端子与第二保险丝的第一端相连，第二保险丝的第二端分别与TVS的正极和NMOS管的漏极相连，TVS的负极接地，NMOS管的源极与电流采集装置本体中的采样电路相连，NMOS管的栅极用于接收目标电压。通过该装置可以避免在将强电误接在电流采集装置的接线端子时，对电流采集装置所造成的损坏。
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公开(公告)号：CN112596484A
公开(公告)日：2021-04-02
申请号：CN202011509608.9
申请日：2020-12-18
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G05B19/418
Abstract: 本申请公开了一种通信系统及工业控制系统，该通信系统包括主控底板、网关底板及连接主控底板和网关底板的以太网总线，主控底板包括主控背板总线，主控背板总线上挂接有控制模块、转接模块及n个主控功能模块，网关底板包括网关背板总线，网关背板总线上挂接有网关模块和m个从控功能模块，其中：控制模块，用于按主控背板总线协议发送初始报文至主控功能模块或转接模块；转接模块，用于将初始报文转换为与以太网协议对应的中间报文；网关模块，用于将接收到的中间报文转换为与网关背板总线协议对应的目标报文，并将目标报文发送到对应的从控功能模块。本申请使控制器所带功能模块的数量大幅增加，进而使得系统通信容量也得到大幅度提升。
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公开(公告)号：CN108173734B
公开(公告)日：2021-03-23
申请号：CN201810002130.7
申请日：2018-01-02
Applicant: 杭州和利时自动化有限公司
Abstract: 本申请公开了一种分布式控制系统内部总线通讯系统及方法，包括通信处理器，用于利用以太网控制器获取POWERLINK从站采集到的输入数据或发送调用数据至POWERLINK从站，生成解析数据，将解析数据发送至主控处理器，接收主控处理器输出的输出数据，生成调用数据；主控处理器，用于对解析数据进行IEC运算，生成输出数据；以太网控制器，用于建立通信处理器与POWERLINK从站的以太网连接；DPRAM，用于存储通信处理器的解析数据的诊断状态；本申请通过通信处理器在输入数据进入主控处理器前，对输入数据进行解析，主控处理器在生成输出数据后直接发送至通信处理器，通信处理器再对输出数据进行调用，生成调用数据，以使POWERLINK从站能够依据调用数据进行响应，提高了DCS系统的实时性。
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Patent Agency Ranking
公开(公告)号：CN108153195B
公开(公告)日：2020-11-27
申请号：CN201711420088.2
申请日：2017-12-25
Applicant: 杭州和利时自动化有限公司
IPC: G05B19/042
Abstract: 本发明公开了一种控制器切换方法、装置、设备及计算机可读存储介质，该方法包括：检测指定系统中在线模块数量及有效AI模块数量；经过第一预设时间间隔后检测指定系统中在线模块数量及有效AI模块数量，如果当前次检测到的在线模块数量比上次减少预设锐减比例，和/或当前次检测到的有效AI模块数量比上次减少预设锐减比例，指示指定系统中的主控制器及从控制器互相切换；否则，返回执行经过第一预设时间间隔后检测指定系统中在线模块数量及有效AI模块数量的步骤。从而避免了出现在线的输入输出模块和/或AI模块大量离线时、主控制器对离线的模块失去控制进而影响现场运行安全性的情况，进而有效保证了现场运行的安全性。
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公开(公告)号：CN110687854A
公开(公告)日：2020-01-14
申请号：CN201911071505.6
申请日：2019-11-05
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G05B19/042 , H04L12/40
Abstract: 本发明公开了一种PA总线控制器，包括：FPGA以及CPU；FPGA中集成有PA物理层及数据链路层的协议栈；CPU与FPGA连接，用于调用FPGA进行总线调度控制。该设备调用主站通讯模块中的FPGA，在原有FPGA逻辑中增加实现PA物理层及数据链路层相关功能，将PA协议栈集成在原有FPGA，不需使用PA专用芯片，减少了使用成本，灵活化配置和编程，减少CPU与协议栈间通讯的优化限制，同时减少了硬件故障点，降低了维护成本。且CPU在实现中采用“FPGA+双控制芯片”的核心架构实现，降低了单芯片处理时的处理压力，且可以保证任务处理的高效性。本发明还提供了PA总线控制系统，具有上述有益效果。
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公开(公告)号：CN110535759A
公开(公告)日：2019-12-03
申请号：CN201910894882.3
申请日：2019-09-20
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
Abstract: 本申请公开了一种通信网关，包括：处理器、内存、FPGA芯片；其中，FPGA芯片用于对POWERLINK从站的通信数据执行MAC层协议转换，得到POWERLINK侧的MAC层数据，对FF主站的通信数据执行网络层协议转换，得到FF侧的网络层数据；处理器包括第一内核和第二内核，第一内核用于根据FF主站协议栈对网络层数据执行FF协议转换，第二内核用于根据POWERLINK协议栈对MAC层数据执行POWERLINK协议转换；内存用于将第一内核和第二内核之间的数据进行交换，以便实现通信网关的数据交换操作。降低了实现成本。还公开了一种通信网关的控制方法、网关设备以及计算机可读存储介质，具有以上有益效果。
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公开(公告)号：CN110472411A
公开(公告)日：2019-11-19
申请号：CN201910768851.3
申请日：2019-08-20
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G06F21/52
Abstract: 本申请公开了一种内存溢出处理方法、装置、设备和可读存储介质，该技术方案中，编译器获取目标文件并对目标文件的语法树森林结构进行检测，获得符合预设内存溢出漏洞特征规约的语法树结构集合；在语法树结构集合内的各个语法树结构中增加内存溢出选择操作节点，获得目标语法树结构集合；利用目标语法树结构集合对目标文件进行调整；利用调整后的目标文件进行内存溢出保护。本申请的技术方案不仅可检测出可能存在的内存溢出结构，还可针对该结构进行调整，以进行内存溢出保护。进一步，可降低控制器的内存溢出风险，可提升系统稳定性。
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公开(公告)号：CN110471670A
公开(公告)日：2019-11-19
申请号：CN201910768902.2
申请日：2019-08-20
Applicant: 杭州和利时自动化有限公司 , 北京和利时系统工程有限公司
IPC: G06F8/41
Abstract: 本申请提供一种编译器，包括：中间代码获取模块，用于将源代码依次进行词法分析、语法分析、语义分析，得到以程序组织单元为单位转化的中间代码；错误跟踪逻辑插入模块，用于解析中间代码，并插入错误跟踪逻辑，得到更新中间代码；优化模块，用于将更新中间代码执行代码优化，得到优化更新中间代码；目标代码生成模块，用于利用优化更新中间代码生成目标代码。可见，本申请通过在源代码编译过程中插入错误跟踪逻辑，最终生成了带有错误追踪逻辑的目标代码，该目标代码在被DCS控制器加载执行错误追踪逻辑时会获取组态逻辑执行过程，生成错误追踪信息，定位故障原因。本申请同时还提供了编译方法、追踪方法、DCS控制器，均具有上述有益效果。
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