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公开(公告)号：CN105741757A
公开(公告)日：2016-07-06
申请号：CN201610274201.X
申请日：2016-04-27
Applicant: 南京大学
IPC: G09G3/32
CPC classification number: G09G3/32
Abstract: 本发明涉及一种高刷新率1/16扫P4全彩LED显示器及其扫描方法，所述显示器包括P4单元板、控制板以及供电模块，每块所述P4单元板与一张所述控制板之间通过接插件连接，一张控制板分别对应地控制一张单元板形成一个显示控制单元，P4单元板之间的信号传递通过控制板上的两个千兆网络接口实现，所述接插件与所述供电模块相接，实现供电。有益效果为：在提高显示屏刷新率的同时提高其灰度等级，使得显示屏的性能有了显著的提升，从而获得更好的显示效果。并且通过网线传输数据，提高了数据传输效率。无需单独供电，简化了实际应用中的操作。
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公开(公告)号：CN113962843B
公开(公告)日：2025-04-11
申请号：CN202111157743.6
申请日：2021-09-30
Applicant: 南京大学
Abstract: 本发明公开一种用于图像像素重排的通用装置及方法。装置包括总控制单元、数据存储单元、数据读取单元、像素重排单元和结果收集单元，其中，总控制单元通过对各个单元工作状态的控制及数据的配置，使内部各个单元协同工作；数据存储单元负责存储原始的图像数据，以及存储重排后的图像数据；像素重排单元(PixelShuffle单元)接收数据读取单元的数据，进行像素重排运算，向结果收集单元传输重排后的数据；结果收集单元接收像素重排单元重排后的数据，向数据存储单元传输数据，最终在数据存储单元中得到拼接后的高分辨率图像。本发明通过像素重排的方式，实现从低分辨率到高分辨率的重构，可以对图像进行处理，具有一定通用性。
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公开(公告)号：CN119440843A
公开(公告)日：2025-02-14
申请号：CN202411562041.X
申请日：2024-11-05
Applicant: 南京大学
Abstract: 本发明公开了一种针对交叉开关结构存算芯片的高并行度编程方法。该方法包括如下步骤：步骤1，将芯片的初始值减去目标矩阵得到本次编程的编程步长矩阵；步骤2，根据芯片的特性及编程任务目标，调节单次编程脉冲步长，并调整所述编程步长矩阵的值，之后根据对应的阈值范围重新划分编程步长矩阵得到编程级数矩阵；步骤3，对编程级数矩阵使用交叉开关拆分方法，以最少的总拆分次数将编程级数矩阵拆分成存算芯片单次编程支持的矩阵，并根据拆分结果得到编程的行列信息；步骤4，根据步骤3得到的编程行列信息，完成编程操作。本发明可以提高交叉开关结构存算芯片的编程并行度，进而加快交叉开关结构存算芯片的编程速度。
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公开(公告)号：CN118629456B
公开(公告)日：2025-01-03
申请号：CN202411088060.3
申请日：2024-08-09
Applicant: 南京大学
IPC: G11C11/409 , H10B43/35 , G11C11/4097 , G11C11/408
Abstract: 本发明公开了一种具有埋栅以及复合介质栅结构的三晶体管存储器及其读出与写入方法、存算阵列，属于半导体技术领域。该三晶体管存储器在现有复合介质栅双晶体管光敏探测器的基础上增设了埋栅结构形成三晶体管结构，通过埋栅结构控制向存储器件擦写权值，并用电荷耦合原理实现电荷信息的存储和读出，继承了复合介质栅双晶体管光敏探测器小尺寸、高动态范围、强权值保持能力的特点，本申请提供的三晶体管存储器在形成阵列时可实现共写入晶体管的互联关系，形成存储阵列的同时进一步缩小了器件面积。
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公开(公告)号：CN119028404A
公开(公告)日：2024-11-26
申请号：CN202410951167.X
申请日：2024-07-16
Applicant: 南京大学
IPC: G11C16/10
Abstract: 本发明公开了一种针对存算一体芯片的编程方法及其装置。该方法包括以下步骤：步骤1，通过对存算一体芯片的构成器件进行全量程编程，测得器件权值随编程时间的特性曲线；步骤2，输入待编程的矩阵，将存算一体芯片的构成器件分为多组，分别对每一组进行多轮的并行编程：在每一轮编程中，首先根据上一轮校验时读出的权值，计算器件待编程值和当前权值之间的差值，并对差值通过编程特性查找表得到对应的下降率，基于差值和下降率计算出本轮的编程时间，然后开始编程，编程结束后对器件的当前权值进行校验，如果还存在有未完成编程的器件，则开始进行下一轮编程。本发明可以极大提高存算一体芯片的编程速度。
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Patent Agency Ranking
公开(公告)号：CN118629456A
公开(公告)日：2024-09-10
申请号：CN202411088060.3
申请日：2024-08-09
Applicant: 南京大学
IPC: G11C11/409 , H10B43/35 , G11C11/4097 , G11C11/408
Abstract: 本发明公开了一种具有埋栅以及复合介质栅结构的三晶体管存储器及其读出与写入方法、存算阵列，属于半导体技术领域。该三晶体管存储器在现有复合介质栅双晶体管光敏探测器的基础上增设了埋栅结构形成三晶体管结构，通过埋栅结构控制向存储器件擦写权值，并用电荷耦合原理实现电荷信息的存储和读出，继承了复合介质栅双晶体管光敏探测器小尺寸、高动态范围、强权值保持能力的特点，本申请提供的三晶体管存储器在形成阵列时可实现共写入晶体管的互联关系，形成存储阵列的同时进一步缩小了器件面积。
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公开(公告)号：CN118627566A
公开(公告)日：2024-09-10
申请号：CN202411104910.4
申请日：2024-08-13
Applicant: 南京大学
IPC: G06N3/067 , G06N3/065 , G06N3/045 , G06F18/25 , G06F18/2415 , G06F18/2431
Abstract: 本发明公开了一种加速ViT神经网络的异构存算装置及方法，属于硬件加速神经网络的领域。所述方法针对加速ViT神经网络的计算，利用光电存算一体器件阵列实现ViT神经网络中的固定数值的存储与运算，利用DRAM存算一体器件实现ViT神经网络中的不断变化的权重值的存储与运算，结合二者执行密集型矩阵向量乘运算的优势，减小器件面积的同时，还大幅缩减了运算单元反复访问片外存储导致的时间及功耗开销，从而加速了ViT神经网络的推理过程。
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公开(公告)号：CN118467460A
公开(公告)日：2024-08-09
申请号：CN202410559265.9
申请日：2024-05-08
Applicant: 南京大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于稀疏度统计的存算一体阵列加速装置及其方法。装置包括：激励存储模块，用于存储相邻两次的输入激励；稀疏度统计模块，用于统计存算一体阵列字线翻转次数；查找表模块，用于根据所述稀疏度统计模块输出的字线翻转次数来确定字线翻转时间；输出缓存模块，用于存储每列字线翻转时间并输出；其中，稀疏度统计模块分别与激励存储模块和查找表模块连接；查找表模块与输出缓存模块连接。本发明对存算一体阵列的输入激励进行稀疏度统计，可以降低激励输入时字线翻转时间，提高运算速度。
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公开(公告)号：CN118412018A
公开(公告)日：2024-07-30
申请号：CN202410495943.X
申请日：2024-04-24
Applicant: 南京大学
Abstract: 本发明公开了一种应用于存算一体芯片的冗余电路装置及方法。其装置包括：工作器件阵列，用于进行存储与计算；冗余器件阵列，与工作器件阵列使用相同的行驱动信号，用于提供超出计算需求的额外的器件阵列；驱动电路，用于对工作器件阵列和冗余器件阵列提供行驱动信号和列驱动信号；读出电路模块，用于读出工作器件阵列与冗余器件阵列中的有效计算结果。本发明通过多路选择器的信号选择，使用正常列电路替补故障电路信号，进而在实际工作时，减少故障电路对芯片性能的影响，使存算一体芯片正常工作，提高芯片良率。
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公开(公告)号：CN116932457A
公开(公告)日：2023-10-24
申请号：CN202310843208.9
申请日：2023-07-11
Applicant: 南京大学
Abstract: 本发明公开了一种改进的线缓存滑窗装置及其存储方法。其装置包括线缓存以及滑窗，线缓存的输入端连接时钟信号、复位信号、输入数据、输入信号有效信号、滑窗完成信号和线缓存滑窗复位信号；线缓存的输出端连接中间数据、满信号、备份缓存满信号、缓存切换信号和线缓存滑窗复位信号；滑窗的输入端与线缓存的输出端连接，同时还连接时钟信号、复位信号、滑窗使能信号、中间数据和满信号；滑窗的输出端连接滑窗完成信号、线缓存滑窗复位信号、输出数据、输出数据有效信号和滑窗切换信号。本发明增加了线缓存与滑窗之间的滑窗完成等待切换信号、滑窗开始信号两个信号，使得线缓存滑窗装置可以适配任意卷积步长、填充系数的情形。
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