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公开(公告)号：CN1493879A
公开(公告)日：2004-05-05
申请号：CN03152879.1
申请日：2003-08-29
Applicant: 南京大学
Abstract: 加权门积分组微弱信号相关检测电路及应用，采用运算放大器对门积分电路充电电流进行线性叠加运算，且在门积分电路设计二个以上的权值电阻(R1，2R1，4R1，8R1)，多个权值电阻可以组合输出各台阶权值，称为合成权值。本发明的设计是基于这样一种假设：如果在检测前我们不仅了解信号的频率相位特征而且知道信号的波形特征，那么就可以利用这个认识获取更佳的检测手段。本发明消除了谐波干扰，降低了噪声。提高了测量精度，虽然速度略有降低。在具体仪器上包括：法拉第效应测试仪、振动样品磁强计、电感电容测量仪等。
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公开(公告)号：CN113962843B
公开(公告)日：2025-04-11
申请号：CN202111157743.6
申请日：2021-09-30
Applicant: 南京大学
Abstract: 本发明公开一种用于图像像素重排的通用装置及方法。装置包括总控制单元、数据存储单元、数据读取单元、像素重排单元和结果收集单元，其中，总控制单元通过对各个单元工作状态的控制及数据的配置，使内部各个单元协同工作；数据存储单元负责存储原始的图像数据，以及存储重排后的图像数据；像素重排单元(PixelShuffle单元)接收数据读取单元的数据，进行像素重排运算，向结果收集单元传输重排后的数据；结果收集单元接收像素重排单元重排后的数据，向数据存储单元传输数据，最终在数据存储单元中得到拼接后的高分辨率图像。本发明通过像素重排的方式，实现从低分辨率到高分辨率的重构，可以对图像进行处理，具有一定通用性。
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公开(公告)号：CN119440843A
公开(公告)日：2025-02-14
申请号：CN202411562041.X
申请日：2024-11-05
Applicant: 南京大学
Abstract: 本发明公开了一种针对交叉开关结构存算芯片的高并行度编程方法。该方法包括如下步骤：步骤1，将芯片的初始值减去目标矩阵得到本次编程的编程步长矩阵；步骤2，根据芯片的特性及编程任务目标，调节单次编程脉冲步长，并调整所述编程步长矩阵的值，之后根据对应的阈值范围重新划分编程步长矩阵得到编程级数矩阵；步骤3，对编程级数矩阵使用交叉开关拆分方法，以最少的总拆分次数将编程级数矩阵拆分成存算芯片单次编程支持的矩阵，并根据拆分结果得到编程的行列信息；步骤4，根据步骤3得到的编程行列信息，完成编程操作。本发明可以提高交叉开关结构存算芯片的编程并行度，进而加快交叉开关结构存算芯片的编程速度。
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公开(公告)号：CN113888419B
公开(公告)日：2025-02-14
申请号：CN202111112586.7
申请日：2021-09-23
Applicant: 南京大学
Abstract: 本发明公开一种图像去暗角方法。该方法的步骤包括：步骤1，用对数映射处理暗角图像熵值：将图像亮度按照对数映射公式i(L)＝(N‑1)1og(1+L)/1og 256到映射到[0，N‑1]内，其中L表示图像亮度，N为参数；随后将映射后的亮度按照公式#imgabs0##imgabs1#进行直方图信息统计，获得图像各个亮度的对应值，其中x，y为像素点的横纵坐标，nk为直方图元素；步骤2，对经步骤1处理后的图像进行调暗操作以降低亮度。本发明的方法在较大提升运算速度的同时具备高能效的特点。
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公开(公告)号：CN119028404A
公开(公告)日：2024-11-26
申请号：CN202410951167.X
申请日：2024-07-16
Applicant: 南京大学
IPC: G11C16/10
Abstract: 本发明公开了一种针对存算一体芯片的编程方法及其装置。该方法包括以下步骤：步骤1，通过对存算一体芯片的构成器件进行全量程编程，测得器件权值随编程时间的特性曲线；步骤2，输入待编程的矩阵，将存算一体芯片的构成器件分为多组，分别对每一组进行多轮的并行编程：在每一轮编程中，首先根据上一轮校验时读出的权值，计算器件待编程值和当前权值之间的差值，并对差值通过编程特性查找表得到对应的下降率，基于差值和下降率计算出本轮的编程时间，然后开始编程，编程结束后对器件的当前权值进行校验，如果还存在有未完成编程的器件，则开始进行下一轮编程。本发明可以极大提高存算一体芯片的编程速度。
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Patent Agency Ranking
公开(公告)号：CN118627566A
公开(公告)日：2024-09-10
申请号：CN202411104910.4
申请日：2024-08-13
Applicant: 南京大学
IPC: G06N3/067 , G06N3/065 , G06N3/045 , G06F18/25 , G06F18/2415 , G06F18/2431
Abstract: 本发明公开了一种加速ViT神经网络的异构存算装置及方法，属于硬件加速神经网络的领域。所述方法针对加速ViT神经网络的计算，利用光电存算一体器件阵列实现ViT神经网络中的固定数值的存储与运算，利用DRAM存算一体器件实现ViT神经网络中的不断变化的权重值的存储与运算，结合二者执行密集型矩阵向量乘运算的优势，减小器件面积的同时，还大幅缩减了运算单元反复访问片外存储导致的时间及功耗开销，从而加速了ViT神经网络的推理过程。
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公开(公告)号：CN118467460A
公开(公告)日：2024-08-09
申请号：CN202410559265.9
申请日：2024-05-08
Applicant: 南京大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于稀疏度统计的存算一体阵列加速装置及其方法。装置包括：激励存储模块，用于存储相邻两次的输入激励；稀疏度统计模块，用于统计存算一体阵列字线翻转次数；查找表模块，用于根据所述稀疏度统计模块输出的字线翻转次数来确定字线翻转时间；输出缓存模块，用于存储每列字线翻转时间并输出；其中，稀疏度统计模块分别与激励存储模块和查找表模块连接；查找表模块与输出缓存模块连接。本发明对存算一体阵列的输入激励进行稀疏度统计，可以降低激励输入时字线翻转时间，提高运算速度。
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公开(公告)号：CN118412018A
公开(公告)日：2024-07-30
申请号：CN202410495943.X
申请日：2024-04-24
Applicant: 南京大学
Abstract: 本发明公开了一种应用于存算一体芯片的冗余电路装置及方法。其装置包括：工作器件阵列，用于进行存储与计算；冗余器件阵列，与工作器件阵列使用相同的行驱动信号，用于提供超出计算需求的额外的器件阵列；驱动电路，用于对工作器件阵列和冗余器件阵列提供行驱动信号和列驱动信号；读出电路模块，用于读出工作器件阵列与冗余器件阵列中的有效计算结果。本发明通过多路选择器的信号选择，使用正常列电路替补故障电路信号，进而在实际工作时，减少故障电路对芯片性能的影响，使存算一体芯片正常工作，提高芯片良率。
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公开(公告)号：CN117933340A
公开(公告)日：2024-04-26
申请号：CN202410214166.7
申请日：2024-02-27
Applicant: 南京大学 , 江苏万维艾斯网络智能产业创新中心有限公司
IPC: G06N3/082 , G06N3/0495
Abstract: 本发明公开了一种基于ONNX的通用模型剪枝适配方法，属于模型压缩与部署技术领域。包括：S1，ONNX模型结构自动识别，具体包括：S1.1，根据ONNX模型中节点的算子类型，构建节点属性库：其中，节点分为pruned、next‑no‑process、next‑process和stop‑process四种属性，并将pruned的属性归类为剪枝节点，将next‑no‑process、next‑process和stop‑process的属性归类为关联节点；S1.2，基于S1.1的节点属性库，对剪枝节点构建节点关联树；S2，通过树级别评估方法优化剪枝适配方法；具体包括：S2.1，对每个节点关联树进行树级别重要性评估；S2.2，对ONNX模型进行剪枝并微调。本发明增强端侧部署应用中剪枝算法的互操作性；节点关联树使本发明适应不同模型结构；树级别评估方法在不引入额外组件的情况下评估各种节点连接结构。
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公开(公告)号：CN117457043A
公开(公告)日：2024-01-26
申请号：CN202311348022.2
申请日：2023-10-17
Applicant: 南京大学
IPC: G11C11/401 , G11C11/407 , G11C11/409
Abstract: 本发明公开了一种基于反相器链跨阻放大器的动态随机存储器单元读出电路及其方法。其读出电路包括2T动态随机存储单元、开关、反相器链跨阻放大器和驱动级；2T动态随机存储单元包括MOS‑C信号收集区、MOSFET信号读出区与MOSFET信号写入区，MOSFET信号写入区与MOS‑C信号收集区相连，MOSFET信号读出区连接反相器链跨阻放大器输入端；反相器链跨阻放大器的输出端与驱动级的输入端连接；驱动级的输出端输出数字信号；开关的一端连接反相器链跨阻放大器的输入端。本发明的电路规避了放大器直流工作电平不处于线性放大区间的问题，且不易受到输入端高频噪声的干扰，以实现2T动态随机存储器高速、高精度的读出。
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