一种数据冗余编辑方法
    42.
    发明公开

    公开(公告)号:CN113590171A

    公开(公告)日:2021-11-02

    申请号:CN202110317447.1

    申请日:2021-03-25

    Abstract: 本发明公开了一种数据冗余编辑方法,包括获取主插件‑冗余插件的配置信息;在可视化页面创建能同时读取主插件‑冗余插件通道变量的功能块,利用所述功能块输入主插件变量的标签值,按照预设规则和所述主插件‑冗余插件的配置信息填充冗余插件对应变量的标签值;编译所述可视化页面,将产物下载到控制器,控制器在线运行时,所述功能块的输出优先取主插件的变量值,若主插件变量的品质返回出错标志,则切换到从冗余插件取变量值并输出。本发明确保了主插件‑冗余插件的相同通道变量的KKS标签按照预设规则保持一致的变化,其它属性保持相同,减轻了一半的配置工作量,提升了可靠性。

    一种确定延时的智能变电站间隔内通信系统

    公开(公告)号:CN111711268A

    公开(公告)日:2020-09-25

    申请号:CN202010472798.5

    申请日:2020-05-29

    Abstract: 本发明公开了一种确定延时的智能变电站间隔内通信系统,应用于智能变电站间隔内设备通信。所述通信系统包括合并单元、智能终端、保护装置、测控装置以及间隔交换机,所有设备均通过以太网与间隔交换机连接形成局域网实现设备间通信。局域网内设备根据预设的门控时隙发送或接收网络数据,以实现关键数据传输延时确定的效果。优点:提高了设备可靠性;能够实现关键数据在网络中传输的延时确定性;能够避免装置在非预期的时间段内接收到相关数据,提升系统安全性;能够杜绝发生低重要等级数据流传输影响高重要等级数据流的情况发生。

    一种硬件冗余的通信架构
    49.
    发明公开

    公开(公告)号:CN110597124A

    公开(公告)日:2019-12-20

    申请号:CN201910878671.0

    申请日:2019-09-18

    Abstract: 本发明公开了一种硬件冗余的通信架构,包括两路相互独立的硬件接口:第一、二硬件接口、主从FPGA模块和主从DSP模块;外部双通道物理接口分别对应连接第一、二硬件接口,第一、二硬件接口分别对应连接主FPGA模块和从FPGA模块;主从FPGA模块分别对应连接主从DSP模块;主从FPGA模块之间、主从DSP模块之间均通过高速数据冗余通道进行数据交互,主FPGA和主DSP之间通过高速总线实现数据交互,从FPGA和从DSP之间通过高速总线进行数据交互。本发明的通信架构,能够在单设备上实现双链路双系统独立运行,同时互为冗余互相监视,抗硬件异常的能力大大提高,通信速度和实时性相对传统现场总线明显提升。

    一种主从系统内串行报文对时的方法和装置

    公开(公告)号:CN110492965A

    公开(公告)日:2019-11-22

    申请号:CN201910836252.0

    申请日:2019-09-05

    Abstract: 本发明公开一种主从系统内串行报文对时的方法和装置,系统内包含一个主机以及至少一个从机,主从机间使用高速串行总线通信。主机作为时钟源,从机作为被授时装置。对时流程由以下步骤:主机下发对时报文,发出的对时报文中包含发送起始时刻对应的精确时间戳;从机接收主机下发的对时报文,并记录接收报文的时刻;获取报文发送传输延时;从机根据主机对时报文中时间戳、报文发送传输延时和晶振偏差,推算本地与主机时钟源的精确时间差,进而推算本地精确时间。本系统使用一条高速串行通信总线,完成精确的报文对时和高速数据通信,减少了布线复杂度和成本,具有较高的实用价值。

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