一种基于FPGA存算一体架构的高速并行存储方法

    公开(公告)号:CN111813709A

    公开(公告)日:2020-10-23

    申请号:CN202010707388.4

    申请日:2020-07-21

    Abstract: 本发明涉及一种基于FPGA存算一体架构的高速并行存储方法,包括:进行FPGA通道编号处理,包括初始状态的通道编号处理和动态变化的通道编号处理,顺序遍历所有通道,采用通道编号方法按序逐个编号,并把映射表保存在寄存器中;进行存储空间块重组,包括:将多个存储介质划分成大小相同的片,该片是页的整数倍,且与主机通道处理数据块大小一致,进行块的地址映射,将数据地址LBA转换成存储空间重组后的地址;地址映射使用两级地址,一级地址表示所在的存储通道,二级地址则表示特定存储通道连接的存储介质的位置,通过两级地址的组合,进行存储空间的寻址;在动态扩容处理时,将关键状态信息保存在寄存器中,用于后期地址映射。

    一种缩小封装体积的封装堆叠结构

    公开(公告)号:CN110993597A

    公开(公告)日:2020-04-10

    申请号:CN201911271817.1

    申请日:2019-12-12

    Abstract: 本发明涉及一种涉及缩小封装体积的封装堆叠结构,其中,包括:封装基板、控制器晶粒、绝缘支撑垫片、控制器晶粒的键合丝、Flash存储晶粒以及Flash存储晶粒的键合丝;将控制器晶粒粘贴在封装基板上;经过键合工艺将控制器晶粒与封装基板通过键合丝进行电性连接;两片绝缘垫片分别粘贴在控制器晶粒两侧的封装基板上;两颗Flash存储晶粒分别堆叠在绝缘垫片上;Flash存储晶粒通过键合丝和封装基板进行电性连接,Flash存储晶粒为大尺寸晶粒,控制器晶粒为小尺寸晶粒。本发明采用的封装堆叠结构可以有效的缩小封装体积,提高了芯片的可靠性。

    一种多时钟自动切换方法
    43.
    发明公开

    公开(公告)号:CN110795289A

    公开(公告)日:2020-02-14

    申请号:CN201911038278.7

    申请日:2019-10-29

    Abstract: 本发明涉及一种多时钟自动切换方法,包括:监测主时钟是否发生错误;判别备份时钟工作频率是否正常;监测主时钟是否丢失;通过主时钟判断备份时钟是否丢失;确定时钟是否切换:根据配置寄存器计数器值,对主时钟检测错误进行计数,如果计数值达到配置寄存器值,且主时钟发生错误,需要进行切换;如果主时钟发生了时钟错误,且备份时钟正常,满足切换条件,根据配置寄存器备份时钟的优先级确定对应切换的备份时钟;如果需要切换的备份时钟也发生错误,根据置寄存器备份时钟的优先级切换到次优先级的时钟。

    一种寄存器传输级N模冗余验证方法

    公开(公告)号:CN106802848B

    公开(公告)日:2019-06-18

    申请号:CN201611187712.4

    申请日:2016-12-20

    Abstract: 本发明公开了一种寄存器传输级N模冗余设计的半自动化验证方法,包括:对n模冗余的待验证平台的寄存器的输出进行检查;接收待验证平台的寄存器1‑n的输出值,判断寄存器1‑n的输出值是否相等,如相等则此步验证通过;定义二进制数值data;每个系统时钟给data的最低位加1,将data的n位的每一位分别赋给寄存器1‑n,待验证平台根据每个系统时钟的上升沿的寄存器1‑n的值,在每个系统时钟的下降沿,输出投票输出结果;在每个系统时钟,计算所有寄存器值为1和0的寄存器的数量,如寄存器值为1的寄存器较多,则a=1,如寄存器值为0的寄存器较多,则令a=0;检查待验证平台的投票输出结果是否等于a,数量最多的取值,如等于,则本步验证通过。

    一种非法拆机数据自毁的触发结构

    公开(公告)号:CN212586888U

    公开(公告)日:2021-02-23

    申请号:CN202021351179.2

    申请日:2020-07-10

    Abstract: 本实用新型涉及一种非法拆机数据自毁的触发结构,其中,包括:壳体、PCB板、多个微动开关、框架结构、多个螺钉以及上盖;多个微动开关设置在PCB板上,PCB板放置在壳体内定位位置,多个螺钉穿过结构框架和PCB板通过螺钉拧紧到壳体上,上盖与壳体盖合;每个螺钉穿过箱盖与结构框架后,螺钉底端与微动开关的弹片对应,在每个螺钉旋紧后,刚好保持微动开关的弹片处于触发状态。本实用新型的优点在于,操作简单、成本可控、可靠性高,数据自销毁的逻辑和箱盖的开盖顺序可以根据用户的要求定制。

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