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公开(公告)号：CN112084653B
公开(公告)日：2024-02-23
申请号：CN202010931421.1
申请日：2020-09-07
Applicant: 西安电子科技大学
IPC: G06F30/20 , G06F119/04 , G06F119/06
Abstract: 本发明公开了一种片上光互连分析图形化方法、装置、路由器及评估平台，包括分析基本光器件的传输损耗模型得到基本光器件中传输损耗与波导参数的关系；根据基本光器件中所述传输损耗与波导参数的关系编写对应的MATLAB脚本，并运行所述MATLAB脚本得到基本光器件的损耗与串扰结果；调用Lab VIEW中的基本光器件图形化子模块，根据基本光器件图形化子模块对基本光器件的损耗与串扰结果图形化显示。本发明提供的片上光互连分析图形化方法，通过分析基本光器件的传输损耗与波导参数的关系，结合MATLAB与Lab VIEW两种软件，设计基于波导参数的基本光器件组合模型，为路由器级和网络级分析、评估提供更准确的参考，且具有快速、高效的性能评价特点。
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公开(公告)号：CN113051856B
公开(公告)日：2024-01-19
申请号：CN202110313460.X
申请日：2021-03-24
Applicant: 西安电子科技大学
IPC: G06F30/3308 , G06N3/006 , G06N3/048 , G06N3/084
Abstract: 本发明公开了一种集成电路设计数据的优化方法，所述集成电路设计数据的优化方法包括：获取所述集成电路的设计数据，通过所述设计数据获取设计参数，其中，所述设计参数包括全局设计参数及局部设计参数；通过所述设计数据获取性能指标，并通过神经网络模型描述所述设计数据与所述性能指标的映射关系；根据所述性能指标指定所述设计数据的优化准则；根据所述映射关系获取所述优化准则所需的基本数据；利用多层次种群优化算法迭代优化集成电路设计数据。本发明所提供的集成电路设计数据的优化方法，能够解决现有的集成电路设计复杂、周期长、研发成本高的问题。
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公开(公告)号：CN116865687A
公开(公告)日：2023-10-10
申请号：CN202310691852.9
申请日：2023-06-12
Applicant: 西安电子科技大学
IPC: H03F1/32 , H03F3/26 , H03K19/003 , H03K19/094
Abstract: 本发明涉及一种具有双边共模反馈环路的推挽缓冲器电路，包括：第一共模反馈环路、第二共模反馈环路和误差放大模块；每条共模反馈环路中均设置电平移位模块，用于为推挽放大器提供偏置电压，再通过推挽放大器源极输出至误差放大模块，误差放大模块再反馈输出回电平移位模块，形成双边共模反馈；通过双边共模反馈，推挽放大器中两个输出MOS管上的电流同时变化，从而均衡输出MOS管的gm值，减轻电流失配导致的信噪比和线性度恶化，提升了缓冲器电路的鲁棒性。相比单边共模反馈环路，双边共模反馈环路的增益可提升6dB，使反馈更加精确，提高了整体采样网络的线性度。
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公开(公告)号：CN111628772B
公开(公告)日：2023-09-29
申请号：CN202010402526.8
申请日：2020-05-13
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种高速高精度时间域模数转换器，包括：Flash模块(1)，用于产生参考电压；VTC模块(2)，连接所述Flash模块(1)，用于对输入电压信号VIN进行采样并根据所述参考电压对所述输入电压信号VIN进行处理，得到第一时间信号；内插模块(3)，连接所述VTC模块(2)，用于细分所述第一时间信号，得到第二时间信号；时间域比较器模块(4)，连接所述内插模块(3)，用于对所述第二时间信号进行比较并输出温度计码；数字译码模块(5)，连接所述时间域比较器模块(4)，用于将所述温度计码转换成二进制码并输出。本发明提供的时间域模数转换器提高了ADC的速度降低了功耗，并且使得速度和功耗可控。
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公开(公告)号：CN116775537A
公开(公告)日：2023-09-19
申请号：CN202310644277.7
申请日：2023-06-01
Applicant: 西安电子科技大学
IPC: G06F13/42
Abstract: 本发明涉及一种I2C总线传输方法，具体涉及一种10bit寻址模式下的I2C总线传输方法。解决了现有I2C的10bit寻址模式存在寄存器配置难度加大、主从机状态数量增加以及主从机状态跳转复杂的技术问题。本发明方法包括以下步骤：1)主机选择10bit寻址模式；2)主机发送SCL时钟并控制从机SCL时钟总线，从机监测起始信号和停止信号；3)主机产生起始信号并发送第一个地址信号；从机接收第一个地址信号，将接收的地址和自身10bit地址的前两位进行匹配，若匹配成功，则返回应答信号；4)主机接收应答信号，将第二个地址信号发送到总线上；从机接收第二个地址信号并与自身地址的后8位进行匹配；若匹配成功，则返回应答信号，建立主机和从机的通讯；5)进行通讯。
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Patent Agency Ranking
公开(公告)号：CN116759456A
公开(公告)日：2023-09-15
申请号：CN202310940615.1
申请日：2023-07-28
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L23/552
Abstract: 本发明涉及一种抗单粒子辐射加固VDMOS器件结构；针对现有设计往往只关注于VDMOS器件的某一种抗单粒子能力的提升，并且一些加固技术会使得VDMOS器件的电学特性产生明显退化的问题；包括衬底和位于衬底上方的外延层；高K栅介质层位于外延层的上方中部，多晶硅栅位于高K栅介质层的上方；倒掺杂体区位于外延层内上表面的两侧，源区位于外延层内上表面且位于倒掺杂体区内，倒掺杂体区和源区分布在多晶硅栅两侧，两者横向结深之差形成沟道，接触区位于外延层内的上表面且位于倒掺杂体区内，并与源区邻接，源极金属接触位于接触区上方并覆盖部分源区，漏极金属接触位于衬底下表面；衬底、外延层、源区为N型掺杂；倒掺杂体区和接触区为P型掺杂。
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公开(公告)号：CN116681020A
公开(公告)日：2023-09-01
申请号：CN202310796000.6
申请日：2023-06-30
Applicant: 西安电子科技大学
IPC: G06F30/38
Abstract: 本发明提供了一种基于单粒子效应仿真的多点故障注入方法，用于解决传统的单点故障注入方法无法在有效时间内获得足够仿真数据，以及多点故障注入方法需要保证每一组的故障数量均相同的技术问题。本发明提供的一种基于单粒子效应仿真的多点故障注入方法，在基于故障概率选择故障注入数量的同时，优化了分组方法，通过特定的分组查找方式确定单个故障是否导致错误，解决了不能判断单个故障是否导致错误的问题，在保证准确率的前提下，减小了仿真次数；同时优化的分组方法考虑了故障注入数量无法被均分的情况，在选择故障注入数量时，不需要保证每组的故障数量均相同，使用简单方便，适用性强，可以广泛应用在各种规模的宇航处理器中。
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公开(公告)号：CN112217516B
公开(公告)日：2023-08-11
申请号：CN202010899037.8
申请日：2020-08-31
Applicant: 西安电子科技大学
IPC: H03M1/12
Abstract: 本发明公开了一种时间域单极性双重折叠电路及时间域ADC，折叠电路包括：第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1，并与所述第一折叠信号D1构成第一折叠结果；第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12；第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。本发明电路，利用单极性双重折叠技术提升了折叠结构整体能够实现的量化精度。
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公开(公告)号：CN111130551B
公开(公告)日：2023-08-08
申请号：CN202010010489.6
申请日：2020-01-06
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于电感拓频的缓冲器及其采样前端电路，基于电感拓频的缓冲器包括匹配电路、偏置电路、源跟随电路和电感拓频电路，其中，匹配电路，用于对输入信号进行阻抗匹配处理得到匹配处理信号；偏置电路，连接匹配电路，用于为源跟随电路提供偏置电压，并将匹配处理信号输入至源跟随电路；源跟随电路，连接偏置电路，用于根据偏置电压对匹配处理信号进行信号跟随处理得到跟随处理信号；电感拓频电路，连接源跟随电路，用于对跟随处理信号进行信号补偿处理得到输出信号。本发明提供的基于电感拓频的缓冲器，拥有极高的采样精度、极高的线性度，尤其经电感拓频电路处理使得缓冲器拥有可以覆盖5G、6G频段的信号带宽。
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公开(公告)号：CN111669178B
公开(公告)日：2023-07-04
申请号：CN201911206784.2
申请日：2019-11-29
Applicant: 西安电子科技大学
IPC: H03M1/38
Abstract: 本发明涉及一种高精度逐次逼近型模数转换器及其线性度校准方法，所述方法包括：根据接收的使能信号选择校准模式或工作模式，若选择所述校准模式，则输出参考信号；根据所述参考信号得到第一误差信号；根据所述第一误差信号和第一输出信号，计算得到权重系数；对所述权重系数进行存储。若选择所述工作模式，则输出待转换信号；根据所述待转换信号得到第二误差信号；根据所述第二误差信号和所述权重系数，计算得到校准信号，并对其进行输出。本发明的方法将数字后台自校准算法与分段型SAR ADC的电路架构相结合，在有效改善转换器线性度的同时，显著优化转换器的功耗、芯片面积和数据转换率。
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