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公开(公告)号：CN101726274A
公开(公告)日：2010-06-09
申请号：CN200910199726.1
申请日：2009-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种确定MOSFET器件BSIM模型参数宽度偏移量Wint的方法。首先利用半导体参数测试仪测量至少3个拥有相同沟道长度、不同沟道宽度的MOSFET器件的Ids-Vds输出特性；然后求出漏极电流Ids对漏极电压Vds的二阶导数Ids″；通过延长Ids″与MOSFET沟道设计宽度Wdrawn的曲线便可容易得到准确的MOSFET器件的宽度偏移量Wint。
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公开(公告)号：CN106991201B
公开(公告)日：2020-08-28
申请号：CN201610038229.3
申请日：2016-01-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/20
Abstract: 本发明提供一种SOI MOSFET总剂量模型参数确定方法，包括如下步骤：S1：获取SOI MOSFET在不同剂量辐照下开、关两种工作状态下的转移特性数据与传输特性数据；S2：筛选步骤S1得到的数据，并导入测试数据到参数提取软件；S3：提取上边角等效晶体管参数及场氧侧壁等效晶体管参数；S4：导出总剂量集约模型卡文件；S5：导入各个单点的总剂量模型到所述参数提取软件，生成全区域的总剂量Bin模型卡文件。本发明采用了与主晶体管分立的方式进行参数提取，细化了物理模型中各个区域的敏感参数，提高了参数拟合的准确度，可以准确地拟合出SOI MOSFET受总剂量辐射效应影响时在亚阈值区产生的hump效应，模型以Bin模型卡的形式存在，可以仿真全区域尺寸器件总剂量效应。
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公开(公告)号：CN105895703B
公开(公告)日：2019-09-13
申请号：CN201610237275.6
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，该N型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个NMOS管和两个二极管，两个NMOS管共用体区，所述体区为N型重掺杂区；两个二极管共用N区，并以两个NMOS管共用的体区作为N区；所述第一二极管的N区与所述第一NMOS管的栅连接，所述第二二极管的N区与所述第二NMOS管的栅连接。本发明通过在两个NMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105551518B
公开(公告)日：2018-09-25
申请号：CN201610008919.4
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/41 , G11C11/412 , H01L21/8244 , H01L27/11
Abstract: 本发明提供一种SOI单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四NMOS晶体管组成。本发明的SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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公开(公告)号：CN105321553B
公开(公告)日：2018-06-26
申请号：CN201410276164.7
申请日：2014-06-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储单元至少包括：第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。本发明的静态随机存储器单元可以有效延长存储单元翻转所需要的反馈时间，在恢复时间不变的情况下可以提高存储单元的抗单粒子翻转能力；本发明的抗单粒子静态随机存储器单元所采取的工艺与数字逻辑工艺完全兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力的同时，不会增大额外工艺成本。
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Patent Agency Ranking
公开(公告)号：CN107516676A
公开(公告)日：2017-12-26
申请号：CN201610435759.1
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/78 , H01L29/42356 , H01L29/66568
Abstract: 本发明提供一种基于SOI的MOS器件结构及其制作方法，所述结构包括背衬底、绝缘埋层、有源区以及浅沟槽隔离结构；其中：所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。本发明可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。
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公开(公告)号：CN107516650A
公开(公告)日：2017-12-26
申请号：CN201610435778.4
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8244 , H01L27/11 , H01L29/423
CPC classification number: H01L27/1104 , H01L27/1116 , H01L29/42356
Abstract: 本发明提供一种基于SOI的单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的栅区两端均呈“L”型弯折，体接触区与体区接触，并包围源区的纵向两端及底部。本发明可以在牺牲较小单元面积的情况下，全面抑制总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证晶体管源区的有效宽度，不会损失晶体管的驱动能力。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN104681055B
公开(公告)日：2017-10-27
申请号：CN201510107550.8
申请日：2015-03-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/06
Abstract: 本发明提供一种灵敏放大器，至少包括：电流隔离电路，用于隔离输入信号及输出信号；连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明的高速电流灵敏放大器不仅时序控制简单，而且有效缩短灵敏放大器读取时间，适于静态随机存储器电路设计，特别适于高速度设计。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为51pS。
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公开(公告)号：CN106952954A
公开(公告)日：2017-07-14
申请号：CN201610008650.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/417 , H01L29/08
CPC classification number: H01L29/78 , H01L29/0603 , H01L29/0847 , H01L29/41725 , H01L29/66477
Abstract: 本发明提供一种SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中间部分的重掺杂第一导电类型区、从纵向两端及横向外端包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952914A
公开(公告)日：2017-07-14
申请号：CN201610008668.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L29/08 , H01L21/8244 , G11C11/412
CPC classification number: H01L27/1104 , G11C11/412 , H01L29/0847
Abstract: 本发明提供一种SOI单端口静态随机存储器单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。并且本发明的方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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