公开(公告)号：CN110401444B

公开(公告)日：2023-04-07

申请号：CN201910558207.3

申请日：2019-06-25

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张振伟 ,  董业民 ,  单毅

IPC: H03M1/10 ,  H03M1/46

Abstract: 本发明涉及一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，比较器复位。

公开(公告)号：CN110401443B

公开(公告)日：2023-03-31

申请号：CN201910558206.9

申请日：2019-06-25

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张振伟 ,  董业民 ,  单毅

IPC: H03M1/10 ,  H03M1/46

Abstract: 本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。

公开(公告)号：CN114629478A

公开(公告)日：2022-06-14

申请号：CN202011454590.7

申请日：2020-12-10

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 姜玉洁 ,  龚正辉 ,  吴旭凡 ,  单毅 ,  陈晓杰

IPC: H03K17/284

Abstract: 本发明提供一种多级信号选择电路、时序调整系统及方法，包括：多级信号选择模块，对输入信号进行多级延迟，输出多级延迟信号；选通模块，基于控制信号选择对应的延迟信号输出；时序调整电路，基于多级信号选择电路输出的时钟信号对超导控制信号进行采样，以得到用于CMOS电路的控制信号。本发明的多级信号选择电路、时序调整系统及方法解决了超导电路与CMOS电路信号交换及同步的时序调节问题，针对时钟信号等需要延迟的信号进行时序上的选择和延迟调节，更加有效地满足CMOS电路及SRAM的工作需求。

公开(公告)号：CN111933639A

公开(公告)日：2020-11-13

申请号：CN202010636724.0

申请日：2020-07-03

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 单毅 ,  董业民

IPC: H01L27/02

Abstract: 本发明涉及一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。本发明降低了触发电压，还可以解决了SCR的闩锁问题。

公开(公告)号：CN111725206A

公开(公告)日：2020-09-29

申请号：CN201910691004.1

申请日：2019-07-29

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 周墨 ,  单毅 ,  董业民 ,  张振伟

IPC: H01L27/02 ,  H01L21/84

Abstract: 本发明提供了一种PMOS触发的SCR器件、SCR器件的制造方法及SCR静电保护电路。其中，本发明提供的PMOS触发的SCR器件，包括埋氧化层，还包括依次设于埋氧化层表面的第一P+注入区、N阱区、P+注入触发区、P阱区和第一N+注入区，第一P+注入区连接于阳极，第一N+注入区连接于阴极，N阱区的远离埋氧化层的一侧设有栅极结构。具有如下有益效果：SCR的导通不依赖于传统结构中N阱和P阱之间结的反向击穿,而是通过开启PMOS管引入沟道电流，大大降低了SCR的触发电压；加快了SCR的开启速度，具备有效性和敏捷性；大大改善了SCR的ESD保护性能。

公开(公告)号：CN108471309A

公开(公告)日：2018-08-31

申请号：CN201810145945.0

申请日：2018-02-12

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈卓俊 ,  董业民 ,  单毅

IPC: H03L7/26 ,  G06F17/50

Abstract: 本发明涉及一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。本发明具有灵活性强、抗单粒子效应等优点。