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公开(公告)号：CN111708511A
公开(公告)日：2020-09-25
申请号：CN202010192465.7
申请日：2020-03-18
Applicant: 辉达公司
Inventor： D·R·加西亚·加西亚
Abstract: 本申请提供了一种用于神经网络的数据压缩。用于生成数据集的代表值的系统和方法，通过首先压缩数据集中的一部分值来确定第一公共值以及进一步压缩这一部分值的子集来确定第二公共值。代表值是通过取第一公共值和第二公共值之间的差生成的，其中代表值对应于第一和第二公共值与该一部分值的子集内的每个值之间的数学关系。相比于第一和第二公共值，代表值需要更少的存储。
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公开(公告)号：CN111666067A
公开(公告)日：2020-09-15
申请号：CN202010574713.4
申请日：2020-06-22
Applicant: 深圳壹账通智能科技有限公司
Inventor： 朱怡霖
Abstract: 本申请涉及区块链技术，提供一种任务新建方法、装置、计算机设备和存储介质。所述方法包括：接收任务新建请求，任务新建请求携带有任务信息；响应任务新建请求，获取固定伪随机数生成参数；固定伪随机数生成参数通过评估多组不同伪随机数生成参数确定；基于固定伪随机生成参数，生成伪随机数序列；将伪随机数序列与所述任务信息关联，根据任务信息新建对应的任务。其中，固定伪随机数生成参数可存储于区块链中。采用本方法能够提高任务管理的准确性。
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公开(公告)号：CN110569020A
公开(公告)日：2019-12-13
申请号：CN201910444531.2
申请日：2019-05-27
Applicant: 德克萨斯仪器股份有限公司
Abstract: 本申请公开了超越函数求值。在所描述的示例中，一种装置500被布置以分别利用第一电路530、第二电路550和第三电路580，响应于输入操作数510的最低有效位和分别响应于第一、第二和第三表520值，生成超越函数的线性项、二次项和常数项，该第一、第二和第三表520值是分别响应于第一、第二和第三索引而被检索的，第一、第二和第三索引是响应于输入操作数的最高有效位而生成的。第三电路580还被布置以响应于线性项、二次项和常数项的和，生成输出操作数的尾数。
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公开(公告)号：CN108446096A
公开(公告)日：2018-08-24
申请号：CN201810235312.9
申请日：2018-03-21
Applicant: 杭州中天微系统有限公司
Abstract: 本发明提供一种数据计算系统。所述数据计算系统包括：存储器、处理器以及加速器，其中，所述存储器，与所述处理器耦合，用于存储待计算的数据，所述数据由所述处理器写入；所述处理器，与所述加速器耦合，用于对所述加速器进行控制；所述加速器，与所述存储器耦合，用于根据预先配置好的控制信息访问所述存储器，实现数据计算，并将计算结果写回所述存储器。本发明能够提高处理器的执行效率，减少处理器对于计算的开销。
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公开(公告)号：CN108228135A
公开(公告)日：2018-06-29
申请号：CN201611158341.7
申请日：2016-12-15
Applicant: 上海寒武纪信息科技有限公司
Abstract: 一种运算多种超越函数的装置及方法，该装置包括：包括：解码器，用于接收输入z＝x+iy和函数f(z)，并根据函数f(z)确定至少一条运算路径及至少一组数值Fx、Fy、Mx、My及每一组数值对应的模式信息mode；所述至少一条运算路径包括：前处理单元，用于接收其中一组数值Fx、Fy、Mx、My及其对应的模式信息mode，调整该组数值Fx、Fy、Mx、My至运算单元处理的范围数值：Ex、Ey、Lx、Ly，并根据所述调整产生调整值k1，k2，...，k6；运算单元，用于根据数值Ex、Ey、Lx、Ly及模式信息mode进行运算，获得运算结果或以及后处理单元，用于根据所述运算单元的运算结果或及所述调整值k1，k2，...，k6获得修正结果或其中，所述模式信息mode为指数模式或对数模式。
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Patent Agency Ranking
公开(公告)号：CN108170402A
公开(公告)日：2018-06-15
申请号：CN201711189101.8
申请日：2017-11-24
Applicant: 中核控制系统工程有限公司
Abstract: 本发明属于工业控制技术领域，具体涉及一种基于FPGA的浮点数对数函数实现方法。对于任意一个求以a为底X的对数，a为已知参数，X为输入，利用换底公式将任意对数化为以2为底的对数；求log2X：IEEE754标准中，一个规格化32位的浮点数X的真值表示为：X＝(‑1)S×(1.M)×2e，其中e＝E‑127，S表示浮点数X的754格式的符号位，M表示尾数位，E表示浮点数X的754格式的阶码；假定log2(1.M)＝L，则1.M＝2L，通过两边不断求平方，逐步求出所有的L值；通过以上过程，求对数函数已经转化为硬件易于实现的形式，用verilog硬件描述语言描述上述过程在FPGA平台上实现。直接采用对浮点数求对数函数，运算步骤简单。运算过程不需要定点数和浮点数的相互转化，运算周期短，相应时间快。
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公开(公告)号：CN103095306B
公开(公告)日：2016-01-20
申请号：CN201210382924.3
申请日：2012-10-10
Applicant: 三菱电机株式会社
Inventor： 仲井敏光
Abstract: 本发明提供一种对数/反对数转换电路，其中的对数转换电路具备运算放大器，所述运算放大器在供电流信号输入的倒相输入端子的前级连接有输入电阻，且在所述倒相输入端子和输出端子之间串联连接有对数转换用元件和电流反馈用元件，反对数转换电路由电流/电压转换电路和减法电路组成，将通过所述电流反馈用元件的电流信号输入所述电流/电压转换电路，所述电流/电压转换电路将所述电流信号转换为与该电流信号对应的电压值，所述减法电路输出所述电流/电压转换电路的输出电压和预先设定的基准电压的差，设定所述减法电路的电路常数，使所述减法电路的差分输出具有与所述电流信号成正比的线性的电路常数。
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公开(公告)号：CN101639768A
公开(公告)日：2010-02-03
申请号：CN200910159027.4
申请日：2009-07-29
Applicant: 索尼株式会社
Inventor： 茂木幸彦
Abstract: 本发明公开了用于算术处理的装置、方法和程序。尾数/指数分割器将输入值X＝(1+X 1 /2 23 )x(2^X 2 )分割为尾数X 1 和指数X 2 。插值处理器利用尾数X 1 来参考尾数/指数分割器并且通过插值处理确定幂值(log 2 (1+X 1 /2 23 ))。对数计算器根据指数X 2 和来自插值处理器的幂值来确定对数值Z＝log 2 X Y ＝Y(X 2 +log 2 (1+X 1 /2 23 ))。整数/分数分割器将对数值Z分割为整数Z int 和分数Z amari 。插值处理器响应于分数Z amari 而参考分数幂次表存储单元并且通过插值处理确定幂值(2^Z amari )。幂计算器确定X Y ＝2^Z＝(2^Z amari )x(2^Z int )，从而得到输入值X的Y次幂。
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公开(公告)号：CN100570552C
公开(公告)日：2009-12-16
申请号：CN200710179973.6
申请日：2007-12-20
Applicant: 清华大学
Abstract: 一种并行浮点乘加单元简化了类似技术，实现形式为A+B+C×D的乘加操作(A≥B)，同时能够得到C×D的结果，实现时分三级流水线：在第一级流水线中，对A、B进行移位对齐，同时完成C×D的波斯编码、部分积压缩；在第二级流水线中，将A、B移位对齐后的结果和C×D的部分积压缩后的结果经4：2 CSA压缩后，然后进行前导零预测、符号预测、半加运算以及规格化移位；在第三级流水线中，完成A+B+C×D最终加法和舍入，计算其指数，同时根据第一级流水线的输出计算C×D的尾数和指数。本发明的优点在于，能够实现指令级的并行：能同时实行一条加法指令和一条乘法指令；还能对一些发生了数据相关的连续两条指令进行加速。
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公开(公告)号：CN1265281C
公开(公告)日：2006-07-19
申请号：CN02127092.9
申请日：2002-07-29
Applicant: 矽统科技股份有限公司
Inventor： 吕忠晏
IPC: G06F7/556
Abstract: 一种浮点数的对数运算装置，用于获得一浮点数X以p为底的一对数运算结果，该浮点数X的表示法为(-1)Sx·2Ex·mx，其中mx＝(1+Fx)＝(1+Ax·2-K)+(Bx·2-N)，Sx为该浮点数的符号数、Ex为该浮点数的指数、mx为该浮点数的尾数且1≤mx＜2、Fx为N位元的分数“fN-1…f0”，Ax为Fx中最显著的K位元的值“fN-1…fN-K”，Bx为Fx中最不显著的(N-K)位元的值“fN-K-1…f0”，0≤K＜N且p、K、N为自然数，该对数运算装置包括：第一乘法器、对数表、第一加法器、除法器、泰勒展开式运算电路、第二乘法器以及第二加法器。
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