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公开(公告)号：CN111540397A
公开(公告)日：2020-08-14
申请号：CN202010055351.8
申请日：2020-01-17
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
IPC: G11C11/417
Abstract: 提供了可以在改进学习和推论的准确性的同时降低功耗的半导体器件。半导体器件连接到数据线PBL、NBL，并且包括乘积运算存储器单元1，乘积运算存储器单元1用于存储三进制值的数据并且在所存储的数据和输入数据INP与数据线PBL、NBL中的数据之间执行积和运算。
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公开(公告)号：CN109390005A
公开(公告)日：2019-02-26
申请号：CN201810885804.2
申请日：2018-08-06
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
Abstract: 本发明的目的在于提供一种半导体存储器件，其可以被高度集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。半导体存储器件包括：第一字线；第二字线；第一匹配线；第二匹配线；第一存储器单元，接合至第一字线、第二字线和第一匹配线；以及第二存储器单元，接合至第一字线、第二字线和第二匹配线。第一存储器单元和第二存储器单元布置为在平面图中彼此相邻，并且第一字线和第二字线是使用第一布线层中的布线形成的。第一匹配线和第二匹配线是使用设置为与第一布线层相邻的第二布线层中的布线形成的。第一字线和第二字线被设置为彼此平行地位于两条第一布线之间。第一匹配线和第二匹配线被设置为彼此平行地位于两条第二布线之间。
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公开(公告)号：CN104347111B
公开(公告)日：2018-12-21
申请号：CN201410355631.5
申请日：2014-07-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
Abstract: 提供了一种半导体集成电路器件，该半导体集成电路器件能够利用开销抑制而生成唯一ID。当生成唯一ID时，SRAM中的存储器单元的字线的电位上升至该SRAM的供电电压以上，并且随后下降至该SRAM的供电电压以下。当该字线的电位高于SRAM的供电电压时，相同数据被提供至存储器单元的两条位线。由此，SRAM中的存储器单元被置入无定义状态并且随后发生变化从而根据形成该存储器单元的元件的特性等保存数据。在制造SRAM时，形成存储器单元的元件的特性等发生变化。因此，SRAM中的存储器单元根据制造中所发生的变化保存数据。
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公开(公告)号：CN107431044A
公开(公告)日：2017-12-01
申请号：CN201580077422.1
申请日：2015-06-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/8238 , H01L21/8234 , H01L27/088 , H01L27/092
CPC classification number: H01L27/0924 , H01L21/8234 , H01L21/8238 , H01L23/528 , H01L27/088 , H01L27/092 , H01L27/0928
Abstract: 根据实施例的半导体器件(1)包括：半导体衬底；在所述半导体衬底上形成的第一阱(15)；在所述半导体衬底上形成的第二阱(15)；在所述第一阱中形成的第一鳍(11)；在所述第二阱中形成的第二鳍(21)；和连接到所述第一鳍和所述第二鳍中的每一个鳍的第一电极(12a)。所述第一阱和所述第一鳍(11)具有相同的导电类型，并且所述第二阱和所述第二鳍(21)具有不同的导电类型。
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公开(公告)号：CN107077885A
公开(公告)日：2017-08-18
申请号：CN201580053349.4
申请日：2015-03-31
Applicant: 瑞萨电子株式会社
IPC: G11C11/412 , G11C11/41 , G11C11/413
Abstract: 半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。
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公开(公告)号：CN106601289A
公开(公告)日：2017-04-26
申请号：CN201611201951.0
申请日：2012-09-12
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
IPC: G11C11/419
Abstract: 本发明涉及半导体装置。提供了例如用于在写操作中控制与要写的SRAM存储单元耦接的存储单元电源线的电压电平的写辅助电路。写辅助电路响应于在写操作中使能的写辅助使能信号将存储单元电源线的电压电平降低到预定的电压电平。同时，写辅助电路根据写辅助脉冲信号的脉冲宽度来控制存储单元电源线的电压电平的降低速度。写辅助脉冲信号的脉冲宽度被定义为使得行的数量越大(或存储单元电源线的长度越长)，则脉冲宽度越大。
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公开(公告)号：CN111341364B
公开(公告)日：2024-11-22
申请号：CN201911144021.X
申请日：2019-11-20
Applicant: 瑞萨电子株式会社
IPC: G11C11/417
Abstract: 本公开的实施例涉及半导体器件。提供一种能够提高工作裕度的半导体器件。该半导体器件包括存储器电路，其包括由SOTB晶体管构成的存储器单元；以及模式指定电路，其针对第一模式或第二模式切换存储器电路的操作模式。该存储器电路包括衬底偏置生成电路，其向SOTB晶体管供应衬底偏置电压；以及定时信号生成电路，其生成用于存储器电路的读取操作或写入操作的定时信号。在第二模式下，衬底偏置生成电路不向SOTB晶体管供应衬底偏置电压。
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公开(公告)号：CN110033804B
公开(公告)日：2024-06-21
申请号：CN201811594121.8
申请日：2018-12-25
Applicant: 瑞萨电子株式会社
IPC: G11C15/04
Abstract: 提供了可以执行高速搜索操作的半导体器件。半导体器件包括：多个搜索存储单元，以矩阵形式布置；多个搜索线对，分别设置为与存储单元列相对应，并且分别传输将与存储在搜索存储单元中的数据进行比较的多个搜索数据；多个搜索驱动器，分别布置为对应于搜索线对的一端侧，并且根据搜索数据驱动搜索线对；以及多个辅助电路，分别设置为对应于搜索线对的另一端侧，并且根据搜索数据辅助驱动对应的搜索线对。
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公开(公告)号：CN112786085A
公开(公告)日：2021-05-11
申请号：CN202011246638.5
申请日：2020-11-10
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
Abstract: 本公开涉及一种半导体存储器器件。随着半导体存储器器件的小型化，布线的电阻和寄生电容变大，这阻止了半导体存储器器件加速。在半导体存储器器件中，该半导体器件具有：半导体衬底，该半导体衬底具有主表面；第一存储器单元行，该第一存储器单元行具有多个第一存储器单元，该多个第一存储器单元与平面图中的第一方向平行地被布置在主表面上；第一字线，该第一字线被连接至多个第一存储器单元；第一字线驱动器，该第一字线驱动器用于改变第一字线的电位；以及控制电路，该控制电路用于响应于时钟信号和地址信号经由第一预解码线，向第一字线驱动器输出第一预解码信号；中继器，该中继器被插入在控制电路与第一字线驱动器之间。
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公开(公告)号：CN111341364A
公开(公告)日：2020-06-26
申请号：CN201911144021.X
申请日：2019-11-20
Applicant: 瑞萨电子株式会社
IPC: G11C11/417
Abstract: 本公开的实施例涉及半导体器件。提供一种能够提高工作裕度的半导体器件。该半导体器件包括存储器电路，其包括由SOTB晶体管构成的存储器单元；以及模式指定电路，其针对第一模式或第二模式切换存储器电路的操作模式。该存储器电路包括衬底偏置生成电路，其向SOTB晶体管供应衬底偏置电压；以及定时信号生成电路，其生成用于存储器电路的读取操作或写入操作的定时信号。在第二模式下，衬底偏置生成电路不向SOTB晶体管供应衬底偏置电压。
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