公开(公告)号：CN116719755B

公开(公告)日：2023-11-07

申请号：CN202311001144.4

申请日：2023-08-10

Applicant: 浪潮电子信息产业股份有限公司

Inventor： 王洪良 ,  牟奇 ,  卢圣才 ,  刘伟

IPC: G06F12/02 ,  G06F13/22

Abstract: 本发明涉及数字电路技术领域，公开了一种多应用内存访问的方法、装置、设备，对获取的多路命令进行轮询汇聚，以将多路命令转换为单路命令；将单路命令拆分为数据信息和地址信息；依据数据信息将获取的数据转换为标准化数据，并将标准化数据写入对应的存储位置；依据地址信息在内存空间中完成对应数据的读写操作。本发明的有益效果在于，通过将多路命令转换为单路命令，在多应用同时访问内存空间时无需再执行访问仲裁，用户接口更简单灵活，使用资源更少。通过将单路命令拆分为数据信息和地址信息，实现了数据和地址的异步处理，并且可以对地址信息进行预先处理，从而提前为读写数据做好准备，有效的提升了内存访问的处理效率。

公开(公告)号：CN116684506A

公开(公告)日：2023-09-01

申请号：CN202310961853.0

申请日：2023-08-02

Applicant: 浪潮电子信息产业股份有限公司

Inventor： 王洪良 ,  牟奇 ,  卢圣才 ,  刘伟 ,  李仁刚

IPC: H04L69/22 ,  H04L69/08 ,  H04L12/40

Abstract: 本发明公开了一种数据处理方法、系统、电子设备及计算机可读存储介质，涉及通信领域，为解决现有处理系统仅包括单块数字芯片导致的逻辑资源不足的问题，本发明的数据处理方法包括：当获取到操作命令，根据操作命令获取传输数据；基于目标传输协议对传输数据进行封装得到访问数据包，并将访问数据包发送至第二数字芯片，以便第二数字芯片返回基于访问数据包得到的响应数据包；第二数字芯片为多个数字芯片中与第一数字芯片对应的数字芯片；解析响应数据包得到第一返回数据，将第一返回数据发送给目标设备。本发明能够保证数字芯片的逻辑资源充足，满足加速开发应用的要求。

公开(公告)号：CN115022076A

公开(公告)日：2022-09-06

申请号：CN202210751287.6

申请日：2022-06-29

Applicant: 浪潮电子信息产业股份有限公司

Inventor： 刘伟 ,  牟奇 ,  王洪良

IPC: H04L9/40 ,  H04L49/901 ,  G06F13/40 ,  G06F13/28 ,  G06F13/16

Abstract: 本申请公开了一种数据加/解密方法、装置、系统及其介质，涉及信息安全技术领域，用于对数据进行加/解密，针对目前进行数据加/解密时全部交由FPGA加速器实现会影响加/解密效率的问题，提供了一种数据加/解密方法，将数据处理过程交由CPU实现，将数据加/解密过程交由FPGA加速器实现，从而充分发挥CPU和FPGA加速器各自的优势，提高数据加/解密的效率。另外，还通过配置DMA传输描述符以启动DMA同时读写操作，使得CPU和FPGA加速器之间同时发送、接收数据，且中间无需额外的缓存介质，提高了数据传输效率，数据传输效率也不会受到缓存性能的限制，进一步保证数据加/解密的效率。

公开(公告)号：CN111857302A

公开(公告)日：2020-10-30

申请号：CN202010568681.7

申请日：2020-06-19

Applicant: 浪潮电子信息产业股份有限公司

Inventor： 牟奇 ,  张灿 ,  王洪良

IPC: G06F1/24 ,  G06F13/362

Abstract: 本申请公开了一种系统管理总线的复位方法，包括当接收到的主机端通过系统管理总线发送的数据帧且所述数据帧正确时，将预设变量置位为初始值；当未接收到主机端发送的数据帧或接收到的所述主机端发送的数据帧错误时，根据预设周期以及预设规则改变所述预设变量的大小；判断所述预设变量的当前值相较于所述预设变量的初始值的变化量是否达到预设值；若达到，则断开与所述主机端的链路连接并重新与所述主机端建立链路连接。该方法无需添加其他硬件设备便可实现系统管理总线的复位，节省开发成本与硬件成本。本申请还公开了一种系统管理总线的复位装置、设备及计算机可读存储介质，均具有上述技术效果。