一种基于静脉血流图的血栓检测装置及方法

    公开(公告)号:CN113100735B

    公开(公告)日:2022-08-05

    申请号:CN202110341075.6

    申请日:2021-03-30

    Abstract: 本发明公开了一种基于静脉血流图的血栓检测装置及方法,采用六电极和静脉阻塞法对样本肢体进行局部阻抗检测,得到多个局部阻抗信号、阻塞时刻和释放时刻;对多个所述局部阻抗信号进行线性检波和多种数据处理,得到对应的血流图信号;对第一血流图信号和第二血流图信号进行低通滤波和最值检测,计算出对应的血液波动速度;利用所述阻塞时刻和所述释放时刻对第三血流图信号进行数据处理和提取,得到对应的阻抗变化量;基于所述血液波动速度和所述阻抗变化量,构建逻辑回归模型对血栓概率进行预测,信息更加全面,预测更加精准。

    双层波导立体堆叠式低电压微型硅基光调制器

    公开(公告)号:CN114609809A

    公开(公告)日:2022-06-10

    申请号:CN202210257366.1

    申请日:2022-03-16

    Abstract: 本发明是一种基于Mach‑Zehnder干涉原理的双层波导立体堆叠式低电压微型硅基光调制器。具体由三大部分组成:一段方形波导构成的光耦合单元﹐用以将光波传输至所设计的堆叠式Mach‑Zehnder调制单元;堆叠式Mach‑Zehnder调制单元,用以对光波进行调制;光波干涉单元,用以将调制好的两束光波进行耦合产生干涉现象。其中,堆叠式Mach‑Zehnder调制单元由双层波导构成,减少了器件占用面积,其的双层波导由金属薄膜覆盖,在外加可编程低电压信号的作用下对金属薄膜电场进行控制,使得调制单元两波导折射率发生变化,进而两波导输出光波间产生相位差,最终实现光波调制的功能。通过给定电压编码的输入,能够实现两种相位差的快速切换,在特定电压调制下可实现光开关的功能。本发明可广泛应用于硅基光集成电路及电光芯片设计。

    一种基于微环谐振器的全光二进制比较器

    公开(公告)号:CN114609728A

    公开(公告)日:2022-06-10

    申请号:CN202210232474.3

    申请日:2022-03-08

    Abstract: 本发明提供了一种基于微环谐振器的全光二进制比较器,利用微环谐振器对光的波长具有选择性的特点以构成光开关,将3个微环谐振器且与光波导合理组合,以实现由光学原理控制的两个二进制数比较,即实现了传统数字电路中的二进制比较运算。该二进制全光比较器利用微环谐振器代替传统的电学逻辑器件,避免了传统电学器件易受噪声信号的影响,结合光学传播特点实现了高速、低功耗的计算机信息处理功能;工艺方面实现了与CMOS工艺的兼容,使得器件的体积小,速度快,扩展性好以及低插入损耗特性,便于与其他器件的大规模集成。

    片上温度传感器、温度检测方法及片上系统

    公开(公告)号:CN114397038A

    公开(公告)日:2022-04-26

    申请号:CN202111660625.7

    申请日:2021-12-30

    Abstract: 本发明提供了一种片上温度传感器、温度检测方法及片上系统,其中,片上温度传感器包括:波导结构;波导结构包括输入波导、输出波导、级联微环谐振器以及级联输出波导;级联微环谐振器,包括第一微环和第二微环,第一微环靠近于输入波导的输入端,第二微环靠近于输出波导的输出端,第一微环、第二微环排列设置于级联输出波导一侧,第一微环的温度灵敏度与第二微环的温度灵敏度不相同。本发明实施例中,通过优化波导结构设计,能够在降低波导结构尺寸以节省芯片设计成本的同时提升传感器灵敏度,符合当前集成电路设计的发展方向。

    一种电机磁瓦缺陷分类方法

    公开(公告)号:CN113657532A

    公开(公告)日:2021-11-16

    申请号:CN202110974305.2

    申请日:2021-08-24

    Abstract: 本发明公开一种电机磁瓦缺陷分类方法,首先,输入端图像通过UPM模块进行定位,通过下采样块提取图像特征,再通过上采样重构图像,生成可能存在缺陷的区域的图像,然后对重构出来的缺陷图像通过堆叠,生成包括缺陷轮廓、缺陷邻域图像和原图像的多通道特征张量。然后,将该特征张量送入DenseNet121‑B分类网络,通过四层数量不等的卷积块进行特征提取,并通过转换层对通道进行挤压激励,强迫模型提取缺陷特征,最终通过Softmax层对前向传播特征进行激活,得到预测类别概率,进而完成缺陷分类。本发明具有更强的分类能力和鲁棒性。

    片上网络中基于超立方体拓扑结构的测试规划系统及方法

    公开(公告)号:CN111314167B

    公开(公告)日:2021-10-22

    申请号:CN202010042847.1

    申请日:2020-01-15

    Abstract: 本发明公开了一种片上网络中基于超立方体拓扑结构的测试规划系统及方法,包括IP核提取模组、IP核编码模组、输入端口分配模组、路径算法模组、输出端口分配模组和数据分析模组,IP核提取模组提取待测电路中的测试IP核以及测试所需参数,通过IP核编码模组用超立方结构对IP核进行编码与映射,测试向量由输入端口分配模组分配到指定端口,然后路径算法模组用具有部分自适应能力的E‑cube算法规划路径,对IP核进行测试,测试结果再由具有部分自适应能力的E‑cube算法规划送到输出端口分配模组。通过减少测试过程中经过的路由器个数、IP核之间的距离以及数据传输过程中路由节点选择的多样性,减少IP核的测试时间,提高测试效率。

    一种嵌入式核测试封装扫描链设计方法

    公开(公告)号:CN109188257B

    公开(公告)日:2021-08-27

    申请号:CN201811207917.3

    申请日:2018-10-17

    Abstract: 本发明提出一种嵌入式核测试封装扫描链设计方法,包括步骤(1):算法初始化;步骤(2):解初始化步骤(3):如果不满足结束条件,继续,否则转到步骤(12);步骤(4):估计所有蜻蜓的目标函数max(si,so)的值;步骤(5):调整食物源和敌人;步骤(6):调整个体的分离度S、个体的走向A、个体的凝聚力C、个体的食物F、体的敌人的位置D和权重w;步骤(7):对S、A、C、F和D进行评估;步骤(8):调整邻域半径;步骤(9):调整位置向量;步骤(10):根据变量的边界验证和修改新的位置,如果新位置的值小于1,则将其值设为1,如果大于N,则将其值设置为N;步骤(11):转到步骤(3);步骤(12):输出结果。

    3D NoC测试规划中的并行测试方法

    公开(公告)号:CN113203940A

    公开(公告)日:2021-08-03

    申请号:CN202110474193.4

    申请日:2021-04-29

    Abstract: 本发明公开一种3D NoC测试规划中的并行测试方法,通过减少相同的测试数据包重复传输时间以及减少路由冲突的发生,缓解拥塞现象导致数据包等待时间从而减少IP核的测试时间,降低测试成本,提高测试效率。在相同的核或相同类型的同构核存在的情况下,可以使用多播流水线路由算法将测试数据包同时路由到相同的核,在多播路由中,测试数据从一个源节点发送到多个目标节点,且测试数据分成若干微片以流水线形式在网络中传输。对于异构核采取单播通信方式,并设计了具有部分自适应的XYZ路由算法即改进XYZ路由算法以减少数据传输时间,达到最小化测试时间与测试功耗的目的。

    一种用于生物电阻抗检测的电极片设计方法

    公开(公告)号:CN113080924A

    公开(公告)日:2021-07-09

    申请号:CN202110390493.4

    申请日:2021-04-12

    Abstract: 本发明公开了一种用于生物电阻抗检测的电极片设计方法,基于对电极极化模型的计算,选用石墨烯为底,氧化铜为镀层构建对应的不极化电极片;根据对激励电磁波的增强效果的计算结果,采用正交双极化电极模型将构建的两个所述不极化电极片进行连接,降低电极片与皮肤接触导致的极化电位,降低测试信号对目标测试部位的信号传输衰减并提高穿透性,降低等效生物电阻抗的测量误差。

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