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公开(公告)号：CN102339863A
公开(公告)日：2012-02-01
申请号：CN201110206210.2
申请日：2011-07-15
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/66068 , H01L29/7397 , H01L29/7828
Abstract: 一种SiC半导体装置，包括：反转型MOSFET，所述MOSFET包括：基底(1)；基底上的漂移层(2)和基极区(3)；基极区上的基极接触层(5)和源极区(4)；多个沟槽(6)，具有在第一方向上的纵向方向，沟槽(6)穿透所述源极区和所述基极区；经由栅极绝缘膜(8)处于每个沟槽中的栅极电极(9)；中间层绝缘膜(12)，覆盖所述栅极电极并具有接触孔(12a)，所述源极区和所述基极接触层通过所述接触孔(12a)得到暴露；源极电极(11)，通过所述接触孔与所述源极区和所述基极区电耦合；以及所述基底上的漏极电极(13)。源极区和基极接触层沿垂直于第一方向的第二方向延伸，并且沿第一方向交替布置。接触孔具有在所述第一方向上的纵向方向。
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公开(公告)号：CN1864270A
公开(公告)日：2006-11-15
申请号：CN200480029528.6
申请日：2004-10-06
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423 , H01L29/739 , H01L21/331
Abstract: 本发明旨在提供一种可容易地制造的绝缘栅型半导体器件及其制造方法，同时实现较高的耐压设计和较低的接通电阻设计。所述半导体器件包括N+源极区31、N+漏极区11、P－体区41以及N－漂移区12。通过挖出所述半导体器件上部的部分区域，形成栅极沟槽21。所述栅极沟槽21包括栅电极22。P浮置区51设置在所述栅极沟槽21的下方。可形成与栅极沟槽21具有不同深度的另一沟槽25，P浮置区54设置在所述沟槽25的下方。
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公开(公告)号：CN119234316A
公开(公告)日：2024-12-31
申请号：CN202380041413.1
申请日：2023-06-07
Applicant: 株式会社电装
Inventor： 高谷秀史
IPC: H01L29/78
Abstract: 在设置电流扩散n层的情况下抑制栅极绝缘膜的绝缘击穿。一种场效应晶体管，具有在上表面具有沟槽的半导体衬底、栅极绝缘膜和栅极电极。上述半导体衬底具有p型的体层和配置在上述体层的下侧的下部n层。上述下部n层具有：电流扩散n层，对于上述体层从下侧相接；以及低浓度n层，对于上述电流扩散n层从下侧相接，并且具有比上述电流扩散n层低的n型杂质浓度。上述沟槽的内表面具有：侧面，由曲率半径为0.7μm以上的表面构成；以及底部连接面，将上述侧面与上述沟槽的下端连接，并且由曲率半径小于0.7μm的凹状的曲面构成；上述电流扩散n层的具有峰值的部分在上述侧面处与上述栅极绝缘膜相接。
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公开(公告)号：CN119054083A
公开(公告)日：2024-11-29
申请号：CN202380033608.1
申请日：2023-01-26
Applicant: 株式会社电装
Inventor： 高谷秀史
IPC: H01L29/78 , H01L29/12 , H01L21/336
Abstract: 半导体装置10具有多个p型深层36、多个n型深层37、n型的漂移层38和n型高浓度层39。n型高浓度层与多个p型深层中的对应的p型深层的下表面的至少一部分相接，n型杂质的浓度比漂移层高。
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公开(公告)号：CN118284982A
公开(公告)日：2024-07-02
申请号：CN202280077487.6
申请日：2022-04-26
Applicant: 株式会社电装
Inventor： 高谷秀史
IPC: H01L29/78 , H01L29/12 , H01L29/739 , H01L21/336
Abstract: 半导体装置1具备具有第1主面(10a)和第2主面(10b)的半导体层(10)、以及沟槽栅极(30)。半导体层具有n型的漂移区域(12)、以及比漂移区域靠第1主面侧设置的p型的体区域(14)。沟槽栅极设置在从半导体层的第1主面将体区域贯通而达到漂移区域的沟槽(TR1)内。沟槽栅极的侧面与体区域及漂移区域相接。在与沟槽栅极的侧面相接的部分中，体区域和漂移区域中的仅体区域具有与距沟槽栅极的侧面较远侧相比杂质浓度低的沟道区域(14b)。
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Patent Agency Ranking
公开(公告)号：CN116982159A
公开(公告)日：2023-10-31
申请号：CN202180095443.1
申请日：2021-10-08
Applicant: 株式会社电装
Inventor： 高谷秀史
IPC: H01L29/78
Abstract: 场效应晶体管(10)具有多个p型深层(36)和多个n型深层(37)。上述各p型深层从上述体层向下侧突出，沿着当从上侧观察上述半导体衬底时相对于上述沟槽交叉的第1方向延伸，在当从上侧观察上述半导体衬底时相对于上述第1方向正交的第2方向上隔开间隔部而配置。上述各n型深层配置在对应的上述间隔部内。漂移层具有比上述各n型深层低的n型杂质浓度。上述半导体衬底的上述厚度方向上的上述n型深层的尺寸比上述第2方向上的上述n型深层的尺寸大。
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公开(公告)号：CN114072922B
公开(公告)日：2023-08-15
申请号：CN202080049387.3
申请日：2020-03-24
Applicant: 株式会社电装
IPC: H01L29/06 , H01L29/78 , H01L29/12 , H01L21/336
Abstract: 半导体装置(1)的半导体衬底(10)的终端区域(102)具有p型的多个保护环(16)和多个第1扩散区域(17)。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个保护环各自的宽度比对应的上述第1扩散区域的宽度小。
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公开(公告)号：CN114072922A
公开(公告)日：2022-02-18
申请号：CN202080049387.3
申请日：2020-03-24
Applicant: 株式会社电装
IPC: H01L29/06 , H01L29/78 , H01L29/12 , H01L21/336
Abstract: 半导体装置的半导体衬底的终端区域具有p型的多个保护环和多个第1扩散区域。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个保护环各自的宽度比对应的上述第1扩散区域的宽度小。
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公开(公告)号：CN108335965B
公开(公告)日：2021-12-17
申请号：CN201711431619.8
申请日：2017-12-26
Abstract: 本发明提供一种SiC‑MOSFET及其制造方法。在SiC基板上通过外延生长来形成n型的漂移区、p型的第一体区、p型的接触区。在接触区通过蚀刻来形成使第一体区露出的开口，在露出于开口内的第一体区上通过外延生长来形成p型的第二体区。通过外延生长来形成n型的源区，在源区的位于接触区上的范围的一部分通过蚀刻来形成使接触区露出的开口。通过蚀刻来形成从源区通过接触区的开口内而延伸至漂移区的沟槽，在沟槽内形成栅极绝缘膜及栅电极。
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公开(公告)号：CN112262478A
公开(公告)日：2021-01-22
申请号：CN201980020140.6
申请日：2019-03-19
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。
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