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公开(公告)号：CN107452743B
公开(公告)日：2020-09-22
申请号：CN201611054589.9
申请日：2016-11-25
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L27/11517 , H01L21/329 , H01L21/266 , H01L29/06 , H01L29/861
摘要： 本发明的实施例涉及用于形成PN结的方法以及相关联的半导体器件。一种方法可用于制作半导体器件。多个突起区域形成在具有第一导电类型的第一半导体层上方。第一半导体层位于覆盖半导体衬底的绝缘层上。突起区域相互隔开。将突起区域用作注入掩模，具有第二导电类型的掺杂剂被注入第一半导体层中，以形成PN结的序列，PN结的序列在第一半导体层中形成二极管。二极管从第一半导体层的上表面垂直地延伸到绝缘层。
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公开(公告)号：CN111613255A
公开(公告)日：2020-09-01
申请号：CN202010108955.4
申请日：2020-02-21
申请人： 意法半导体(鲁塞)公司
发明人： F·拉罗萨
摘要： 本文描述了具有浮栅晶体管的物理不可克隆功能的器件及其制造方法。根据一个实施例，一种物理不可克隆功能器件包括：浮栅晶体管对集合，浮栅晶体管对集合中的浮栅晶体管具有属于共同随机分布的经随机分布的有效阈值电压；差分读取电路，被配置为测量浮栅晶体管对集合中的浮栅晶体管对的浮栅晶体管的有效阈值电压之间的阈值差，并且将其中所测量的阈值差小于裕度值的浮栅晶体管对标识为不可靠的浮栅晶体管对；以及写入电路，被配置为将不可靠的浮栅晶体管对的浮栅晶体管的有效阈值电压移位到共同随机分布内。
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公开(公告)号：CN110689912A
公开(公告)日：2020-01-14
申请号：CN201910908144.X
申请日：2015-11-26
申请人： 意法半导体(鲁塞)公司
IPC分类号： G11C16/24
摘要： 本发明涉及双生存储器单元互连结构。一种非易失性存储器(MEM1)包括存储器单元(C1,j)的行和列，存储器单元的列包括成对的双生存储器单元(C1,j、C2,j1)，双生存储器单元包括共用的选择栅极(CSG1,2)。根据本发明，存储器单元的每列设置有两个位线(B1,j、B2,j+1)。相同列的相邻的双生存储器单元没有连接到相同的位线，而相同列的非双生存储器单元连接到相同的位线。
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公开(公告)号：CN110085273A
公开(公告)日：2019-08-02
申请号：CN201910073190.2
申请日：2019-01-25
申请人： 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
摘要： 本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
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公开(公告)号：CN105280225B
公开(公告)日：2019-07-16
申请号：CN201510247063.1
申请日：2015-05-14
申请人： 意法半导体(鲁塞)公司
IPC分类号： G11C16/06 , G11C16/14 , H01L27/11517
CPC分类号： G11C16/14 , G11C16/0408 , G11C16/0425 , G11C16/0458 , G11C16/0475 , H01L27/115 , H01L27/11517
摘要： 本发明的各个实施例涉及对包括共用选择晶体管栅极的非易失性存储器单元进行编程的方法。本发明涉及一种用于控制两个配对存储器单元(C11，C12)的方法，每个配对存储器单元包括浮置栅极晶体管(FGT11，FGT12)，其包括状态控制栅极(CG)，与包括由两个存储器单元共用的选择控制栅极(SGC)的选择晶体管(ST11、ST12)，该浮置栅极晶体管的漏极连接至相同的位线(BL)，该方法包括通过热电子注入、通过施加正电压(BLV3)至位线(BL)以及施加正电压(Vpg)至第一存储器单元的状态控制栅极、并且同时将能够使得编程电流(I2)流过第二存储器单元(C12，C22)而不使其切换至被编程状态的正电压(Vsp)施加至第二存储器单元的状态控制栅极，从而对第一存储器单元(C11，C12)编程的步骤。
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公开(公告)号：CN107544237A
公开(公告)日：2018-01-05
申请号：CN201611228455.4
申请日：2016-12-27
申请人： 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司 , 意法半导体股份有限公司
IPC分类号： G04F13/00
摘要： 一种测试电路(19)，包括用于测量时间间隔的电荷保持电路级(1)，电荷保持电路级设置有：存储电容器(2)，连接在第一偏置端子(3a)与浮置节点(4)之间；以及放电元件(6)，连接在浮置节点(4)与参考端子(7)之间，用于通过穿过对应的电介质的泄漏对存储在存储电容器中的电荷放电。测试电路设想：偏置级(24)，用于将浮置节点偏置处于读取电压(VL)；检测级(30，32)，用于检测读取电压的偏置值(VL(t0))；以及积分器级(20)，具有耦合至浮置节点的测试电容器(28)，用于实现对放电元件中的放电电流(iL)与保持恒定处于偏置值的读取电压的积分运算，以及确定根据积分运算变化的放电元件的有效电阻值(RL')。
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公开(公告)号：CN107452743A
公开(公告)日：2017-12-08
申请号：CN201611054589.9
申请日：2016-11-25
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L27/11517 , H01L21/329 , H01L21/266 , H01L29/06 , H01L29/861
摘要： 本发明的实施例涉及用于形成PN结的方法以及相关联的半导体器件。一种方法可用于制作半导体器件。多个突起区域形成在具有第一导电类型的第一半导体层上方。第一半导体层位于覆盖半导体衬底的绝缘层上。突起区域相互隔开。将突起区域用作注入掩模，具有第二导电类型的掺杂剂被注入第一半导体层中，以形成PN结的序列，PN结的序列在第一半导体层中形成二极管。二极管从第一半导体层的上表面垂直地延伸到绝缘层。
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公开(公告)号：CN106158036A
公开(公告)日：2016-11-23
申请号：CN201510846047.4
申请日：2015-11-26
申请人： 意法半导体(鲁塞)公司
IPC分类号： G11C16/24
摘要： 本发明涉及双生存储器单元互连结构。一种非易失性存储器(MEM1)包括存储器单元(C1,j)的行和列，存储器单元的列包括成对的双生存储器单元(C1,j、C2,j1)，双生存储器单元包括共用的选择栅极(CSG1,2)。根据本发明，存储器单元的每列设置有两个位线(B1,j、B2,j+1)。相同列的相邻的双生存储器单元没有连接到相同的位线，而相同列的非双生存储器单元连接到相同的位线。
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公开(公告)号：CN115938448A
公开(公告)日：2023-04-07
申请号：CN202211160940.8
申请日：2022-09-22
申请人： 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
IPC分类号： G11C16/34
摘要： 本公开的实施例涉及非易失性存储器器件以及操作该非易失存储器器件的相应方法。在一个实施例中，非易失性存储器器件包括具有多个存储器单元的存储阵列、操作地耦合到存储阵列的控制单元、由控制单元控制并被配置为对存储器单元应用偏置配置以执行存储器操作的偏置级，以及耦合到存储器阵列并由控制单元可控的读取级，读取级被配置为基于验证电平来验证存储器操作是否成功，其中控制单元被配置为根据存储器单元的老化自适应地修改验证电平的值。
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公开(公告)号：CN108198816B
公开(公告)日：2022-12-02
申请号：CN201810150720.4
申请日：2014-10-30
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L27/11521 , H01L27/11524 , H01L29/423 , H01L21/336 , H01L29/788 , G11C16/04 , G11C16/14 , H01L21/28 , H01L21/306 , H01L21/3205 , H01L21/3213
摘要： 本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
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