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公开(公告)号：CN105468335A
公开(公告)日：2016-04-06
申请号：CN201510825061.6
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
CPC classification number: G06F9/38
Abstract: 本发明公开一种流水级运算装置、数据处理方法及片上网络芯片，所述流水级运算装置包括三个流水级模块，其中，第一流水级模块对来自所述第一输入缓存寄存器模块的数据及其最大值索引进行向量加法或减法运算，第二流水级模块对输入数据进行导数值的求解以及激活函数的求解，第三流水级模块对输入数据进行乘法与加法的操作；所述装置根据程序指令所指定的运算操作选择性地执行第一、第二、和第三流水级模块中的运算处理中的任一运算处理或它们之中任意两者或三者的组合的运算处理，并由所述第三缓存寄存器输出最终运算结果。由此，提高芯片的工作效率以及高数据吞吐量以使芯片达到最佳的运算性能。
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公开(公告)号：CN111831333B
公开(公告)日：2024-03-29
申请号：CN202010689147.1
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于智能处理器的指令分解方法、装置及电子设备，所述智能处理器根据分形指令进行分形运算，所述方法包括：确定对所述分形指令的操作数进行分解的维度的分解优先级；根据所述分解优先级选择当前分解的维度；在所述当前分解的维度上，对所述分形指令的操作数进行串行分解。该指令分解方法，能够在合理时间范围内找到最佳分解方案，依据最佳分解方案，串行分解器按照粒度循环输出指令模板，通过累加，计算分解出的子指令中各操作数的地址，从而提高分形运算的并行效率。
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公开(公告)号：CN111831582A
公开(公告)日：2020-10-27
申请号：CN202010689148.6
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于智能处理器的内存管理装置及方法，装置包括：循环内存段，包括第一内存区域、第二内存区域及第三内存区域，分别用于所述智能处理器进行运算过程中的分形运算、规约运算、数据装载及写回时调用；静态内存段，包括第四内存区域及第五内存区域，用于存储所述智能处理器进行运算时输入的分形指令。基于指令执行生命周期的差别，将智能处理器控制系统内存进行分类管理，可提高智能处理器的执行效率，并且，内存管理装置中增加张量置换单元可以进一步显著改善智能处理器的执行效率，同时数据一致性也得以维护。
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Patent Agency Ranking
公开(公告)号：CN111831339A
公开(公告)日：2020-10-27
申请号：CN202010688860.4
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本公开提供一种用于智能处理器的指令执行方法及装置，方法包括：指令译码，将执行分形运算的串行分解子指令译码为本地指令及分形运算指令；数据装载，将分形运算所需数据从外部存储单元读取至智能处理器的本地存储单元；操作执行，根据分形运算指令对数据完成分形运算；规约执行，根据本地指令对分形运算的结果进行规约运算；数据写回，将本地存储器中存储的规约运算结果读取至外部存储器；指令译码、数据装载、操作执行、规约执行及数据写回按照流水线方式执行。该方法可以在任意时将全部层次上的全部模块调动起来，提供了智能处理器的数据吞吐率，从而提高了智能处理器的执行效率。
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公开(公告)号：CN106529668B
公开(公告)日：2018-12-04
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105609141B
公开(公告)日：2018-08-10
申请号：CN201510958912.4
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
CPC classification number: G11C29/42
Abstract: 本发明提出一种用于自动校正访问存储装置数据的装置及方法，涉及数据存储、数据校正等技术领域，该装置存储装置模块，用于存储数据，其中所述存储装置模块包括用于存储数据的区域与用于存储监督位的区域；编码器模块，用于获取数据，并根据所述数据生成对应的监督位；解码器模块，用于当所述存储装置模块读取所述数据时，所述解码器模块根据所述监督位检验所述数据的正确性，当发现所述数据中存在错误数据时，发送错误信号，同时将所述错误数据进行校正，并将校正后的数据发送给读写单元，读写单元将校正后数据重新写回存储装置，以避免数据错误增加。
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公开(公告)号：CN106529668A
公开(公告)日：2017-03-22
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105512724A
公开(公告)日：2016-04-20
申请号：CN201510863726.2
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种加法器装置、数据累加方法及数据处理装置，所述加法器装置包括：第一加法器模块，具有由多级加法器阵列构成的加法树单元和第一控制单元，加法树单元基于第一控制单元的控制信号采用逐级累加的方式累加数据；第二加法器模块，包括两输入加减操作单元和第二控制单元，对输入数据进行加法或减法运算；移位操作模块，用于对第一加法器模块的输出数据进行左移位操作；与操作模块，用于对移位操作模块的输出数据和第二加法器模块的输出数据进行与操作；控制器模块，用于控制第一加法器模块及第二加法器模块的数据输入，控制移位操作模块的移位操作，以及控制第一控制单元及第二控制单元的控制信号的发射。由此，实现数据快速累加。
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