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公开(公告)号：CN110048858B
公开(公告)日：2021-11-30
申请号：CN201910360101.2
申请日：2019-04-30
Applicant: 东南大学
IPC: H04L9/32
Abstract: 本发明提出一种APUF电路结构，涉及信息安全技术领域。APUF电路包括：信号延时抵消模块、上延时模块、下延时模块、上仲裁选择模块、下仲裁选择模块及最终仲裁器。上、下延时模块采用类DAPUF电路，分别由4条信号链路组成，其中任意两条信号链路经仲裁选择模块后获取最快和最慢的延时链路。将上延时模块的最快延时链路和下延时模块的最慢延时链路，或上延时模块的最慢延时链路和下延时模块的最快延时链路，经过最终仲裁后获得最终响应输出。每条信号链路中，上升沿信号传输路径由激励信号决定。APUF电路结构，减少资源消耗量，提高APUF电路结构的唯一性、随机性和可靠性。
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公开(公告)号：CN109299622B
公开(公告)日：2021-11-09
申请号：CN201811009811.2
申请日：2018-08-31
Applicant: 东南大学
IPC: G06F21/73
Abstract: 本发明公开了一种DRAM PUF测试系统，包括DRAM、CPU端和GPU端，CPU端包括UART数据获取模块和Mailbox数据发送模块，GPU端包括Mailbox数据接收模块、DRAM初始化模块、DRAM刷新控制模块、CPU代码手动刷新模块和DRAM内容读取模块；本发明还公开了一种DRAM PUF提取方法，实现在启动阶段与运行阶段均进行DRAM PUF的提取。尤其在运行阶段，在DRAM停止刷新的情况下，能够通过手动刷新保证原有运行代码的不丢失，进行正常的DRAM PUF测试流程，并通过串口打印最终结果。
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公开(公告)号：CN107733655B
公开(公告)日：2020-10-09
申请号：CN201710953025.7
申请日：2017-10-13
Applicant: 东南大学
Abstract: 本发明公开了一种基于多项式重构的APUF安全认证方法，该方法包括注册和认证两个阶段。在注册阶段，服务器随机产生大量激励和一个随机数k，APUF产生相应的响应作为横坐标。在以CRC编码后k为系数的多项式中找出相对应的真实点，并加入大量的杂凑点形成点集V。将激励、点集V以及哈希后的多项式系数hash(k)保存在服务器端。在认证阶段，用户手中PUF电路产生响应并随机化，在点集V中查询相对应的真实点用于构造多项式，得到多项式系数。hash()与hash(k)进行对比认证，相同则认证成功。本发明APUF响应随机化处理以及杂凑点的加入，可以抗机器学习攻击保证数据安全可靠。
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公开(公告)号：CN107769910B
公开(公告)日：2020-08-04
申请号：CN201711127690.7
申请日：2017-11-15
Applicant: 东南大学
Abstract: 本发明公开了一种基于Latch PUF的抗边信道攻击DES防护方法及电路，方法具体包括生成初始参数、二维辅助置换向量、一维辅助置换表、DES掩码准备、掩码S盒置换、掩码解除和掩码后操作。电路包括DES基本模块、基于Latch PUF的真随机数生成器（TRNG）、基于ROM（只读存储器）存储的二维辅助置换表P、基于ROM存储的盒、基于RAM（随机存取存储器）存储的一维辅助置换表、初始化模块、掩码S盒置换模块、循环计数器和掩码解除模块。本发明能够大幅减小DES加密过程中各种边信道泄露信息，使得攻击者很难正确获得DES加密时使用的密钥。
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Patent Agency Ranking
公开(公告)号：CN107318210B
公开(公告)日：2019-04-12
申请号：CN201710565605.9
申请日：2017-07-12
Applicant: 东南大学
IPC: H05B41/292
Abstract: 本发明公开了一种金卤灯电子镇流器保护电路，其采样信号能够明显区分正常与异常差别，且对驱动电路影响小，保护电路结构简单，由四位比较器完成镇流器的谐振启动，正常时电路能持续工作，异常状态时（空载，热启动，灯老化)关断并锁存住驱动电路的功能。成本低，可靠性高，并通过简单的调节，应用于不同功率的电子镇流器上。
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公开(公告)号：CN109192777A
公开(公告)日：2019-01-11
申请号：CN201810831275.8
申请日：2018-07-26
Applicant: 东南大学
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明涉及一种深槽半超结构功率器件及制造方法，基于半超结改进结构的深槽半超结结构，与传统半超结结构相比，没有底部的电压支持层，而是在超结结构与源区之间通过体电压支持层产生半超结效应，同时沟槽栅较深，且贯穿整个体电压支持层，能够在半超结结构基础上，进一步降低导通电阻。
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公开(公告)号：CN109033895A
公开(公告)日：2018-12-18
申请号：CN201810777295.1
申请日：2018-07-16
Applicant: 东南大学
Abstract: 本发明公开了一种基于改进的DAPUF电路的轻量级认证体系。该认证体系分为注册阶段和认证阶段。在注册阶段，通过改进的DAPUF为认证的FPGA制造商、系统开发者、IP核制造商和终端使用者四个部分生成稳定的唯一身份识别特征值ID，作为认证参考标准；在认证阶段，各部分之间通过特征值ID进行通讯，将入访者的特征值ID和参考标准ID对比进行初步认证，之后入访者通过嵌入在FPGA器件上的PUF响应控制嵌入在IP核的状态机FSM获得最终的访问权限licenses，实现特定IP和产品在特定FPGA器件上实现的保护。本发明具有资源消耗低、稳定性强、抗攻击性强、安全度高，实现简单和适用范围广等优点。
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公开(公告)号：CN108764466A
公开(公告)日：2018-11-06
申请号：CN201810187619.6
申请日：2018-03-07
Applicant: 东南大学
Abstract: 本发明公开了一种基于现场可编程门阵列的卷积神经网络硬件及其加速方法，现场可编程门阵列平台包括软件部分以及硬件部分。其中软件部分负责Off‑Chip memory的读写以及bit stream的加载控制，硬件部分负责卷积神经网络的加速处理，包括以下步骤：根据卷积神经网络的各层配置数据的不同，由软件部分控制加载不同的配置数据对现场可编程门阵列进行实时重构；根据卷积神经网络计算中的内存的读写需求，搭建软硬件协作系统；根据卷积神经网络的特点，对数据进行并行分批次处理，加速计算进行。该发明能够在现场可编程门阵列的硬件资源基础上搭建出符合卷积神经网络结构特点的硬件处理单元，相比于通用处理器具有低功耗、高性能的特点。
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公开(公告)号：CN108683505A
公开(公告)日：2018-10-19
申请号：CN201810376715.5
申请日：2018-04-25
Applicant: 东南大学
IPC: H04L9/32
CPC classification number: H04L9/3278
Abstract: 本发明公开了一种高安全性APUF电路结构，包括n+1/2个单元和两个仲裁器，其中每个单元包括四个反相器和四个4选1多路选择器；该电路结构包含四条信号路径，每条信号路径由每个单元的一个反相器和一个多路选择器间隔排列构成，输入激励中每两位激励组成多路选择器的地址输入端信号，且其四个数据输入端连接至四个反相器形成交叉连接，多路选择器的输出端连接到下一个单元的反相器，以及将最后一个单元中第一和第四个多路选择器的数据输出端连接至同一个仲裁器，剩余两个多路选择器的数据输出端连接至另一个仲裁器，并根据两个仲裁器的输出进行异或得到响应。本发明每一个激励对应一个结构，没有固定的模型，具有较强的抗模型攻击能力和较高的唯一性。
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