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公开(公告)号：CN101452210B
公开(公告)日：2010-09-08
申请号：CN200710094316.1
申请日：2007-11-28
Applicant: 上海华虹NEC电子有限公司
IPC: G03F7/20
Abstract: 本发明公开了一种形成不同图形密度的光刻方法，用于刻蚀宏负载效应测试，该光刻方法至少使用两块具有不同图形密度的光刻掩膜版，其中至少一块光刻掩膜版上具有测试图形，在硅片上的某个成阵列的不同单元内利用上述不同图形密度的光刻掩膜板按预定的位置光刻，使该阵列形成图像均匀的光刻图形，最终得到整体光刻图形密度。通过至少两块具不同图形密度的光刻掩膜版在基本单元上组合光刻，形成具有图形密度不同的整体光刻图形，有效了减少了研究刻蚀宏负载过程中光刻掩膜版的数量，降低研究成本。
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公开(公告)号：CN101752287A
公开(公告)日：2010-06-23
申请号：CN200810044079.2
申请日：2008-12-09
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/761
Abstract: 本发明公开了一种高压工艺中器件隔离的方法，在器件制备前，在整个硅衬底上进行无掩膜离子注入，而后进行器件常规工序的制备。本发明的方法，利用在硅衬底上的无掩膜离子注入增加在场区下的离子浓度，使器件之间隔离区域的浓度增加而增加隔离性能。
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公开(公告)号：CN101740195A
公开(公告)日：2010-06-16
申请号：CN200810044019.0
申请日：2008-11-27
Applicant: 上海华虹NEC电子有限公司
Abstract: 本发明公开了一种半导体螺线管电感，包括多个上层金属条和多个下层金属条，一个磁心夹在所述上层金属条和所述下层金属条之间，所述上层金属条和所述下层金属条通过接触孔依次首尾相接，形成一个沿同一方向环绕磁心的螺线管，所述磁心周围包裹有绝缘介质。本发明还公开了一种半导体螺线管电感的制作方法，先光刻刻蚀形成下层金属条，然后在所述下层金属条上制作绝缘层，再在绝缘层上制作磁心，之后在磁心上再制作绝缘层，然后制作接触孔，将下层金属条的首尾端引出，最后在绝缘层上光刻刻蚀形成上层金属条。本发明通过采用不同层间金属条相互连接缠绕与磁心的方式，有效提高了磁感应强度，并且减少了半导体电感所占用的芯片面积，提高了芯片的集成度。
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公开(公告)号：CN103578948A
公开(公告)日：2014-02-12
申请号：CN201210266287.3
申请日：2012-07-30
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/28 , H01L21/265
CPC classification number: H01L21/28035 , H01L29/401
Abstract: 本发明公开了一种抑制PMOS器件工艺中栅极多晶硅耗尽的方法，包括步骤：在栅极多晶硅中注入硼离子；在栅极多晶硅表面注入铟离子；在栅极多晶硅的表面形成钨硅层。本发明通过在PMOS器件的栅极多晶硅硼注入之后，再进行铟注入，通过铟注入使栅极多晶硅表面发生固态相变，并使栅极多晶硅的表面形成晶界缺陷得到减少的多晶硅新核，多晶硅新核的形成能够降低掺杂原子的扩散速率，阻止硼向栅极多晶硅的表面扩散，能够降低在后续热过程中促使硼渗透到钨硅层中的风险，从而能有效抑制PMOS器件工艺中栅极多晶硅耗尽现象的发生，使PMOS器件的阈值电压稳定。
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公开(公告)号：CN103456636A
公开(公告)日：2013-12-18
申请号：CN201210183016.1
申请日：2012-06-05
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/336 , H01L21/28
Abstract: 本发明公开了一种解决晶体管的IdVg曲线双峰现象的方法，包括步骤：1）在硅衬底上依次生长栅氧化层和多晶硅层；2）进行阱注入；3）进行多晶硅注入；4）进行晶体管制造的后续步骤，包括：多晶硅刻蚀、轻掺杂漏注入、源漏注入、源漏退火。本发明与传统晶体管制造方法相比，阱注入经历了更少的热过程，特别是生长栅氧化层的热过程，减少了硼从硅里面往氧化硅里面扩散，使得阱里面的杂质浓度更加均匀。因此，可解决晶体管特别是NMOS的IdVg曲线的双峰现象；同时，阱注入和多晶硅注入可以通过一次光刻进行，省略了工艺步骤，节约了成本。
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Patent Agency Ranking
公开(公告)号：CN103175757A
公开(公告)日：2013-06-26
申请号：CN201110433485.X
申请日：2011-12-21
Applicant: 上海华虹NEC电子有限公司
IPC: G01N13/00
Abstract: 本发明公开了一种测定表面沟道PMOS多晶硅栅硼向金属或金属硅化物扩散的方法，利用基准MOSFET工艺的过程和参数，制备第一NMOS场效应管与第一表面沟道PMOS场效应管；利用降低热过程的MOSFET工艺，制备第二NMOS场效应管与第二表面沟道PMOS场效应管；比较第一NMOS场效应管的阈值电压与第二NMOS场效应管的阈值电压之差Delta VTN及第一表面沟道PMOS场效应管的阈值电压与第二表面沟道PMOS场效应管的阈值电压之差Delta VTP的绝对值，如果Delta VTP的绝对值小于等于Delta VTN的绝对值，则基准MOSFET工艺表面沟道PMOS场效应管没有硼扩散；如果Delta VTP的绝对值远大于Delta VTN的绝对值，则基准MOSFET工艺表面沟道PMOS场效应管有明显的硼扩散。该方法能电性能量化评估基准MOSFET工艺表面沟道PMOS多晶硅的硼扩散对器件的影响。
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公开(公告)号：CN103151312A
公开(公告)日：2013-06-12
申请号：CN201110402830.3
申请日：2011-12-07
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/8238 , H01L21/336 , H01L21/266
Abstract: 本发明公开了一种在CMOS源漏注入前进行多晶硅掺杂的方法，包括如下步骤：步骤1，在晶体管的侧墙形成后，在硅片上整体淀积一层抗反射层；该晶体管的多晶硅栅上依次有硅化钨与氮化硅层；步骤2，用化学机械研磨的方法把抗反射层磨平，使得多晶硅上面的氮化硅层暴露出来；步骤3，回刻抗反射层到所需要的厚度，使得源漏注入到多晶硅里面的同时，又能达到合适的源漏结深；步骤4，选择性地进行多晶硅杂质注入，保证杂质离子注入到多晶硅里面，并且尽量少的注入到源漏区域；步骤5，去除抗反射层；步骤6，选择性的进行源漏离子注入。该方法可以使源漏杂质离子注入到多晶硅里面去，又避免源漏注入结深太深。
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公开(公告)号：CN102130132B
公开(公告)日：2013-03-13
申请号：CN201010027279.4
申请日：2010-01-18
Applicant: 上海华虹NEC电子有限公司
IPC: H01L27/115 , H01L29/423 , H01L21/8247 , H01L21/28
Abstract: 本发明公开了一种EEPROM器件，其源漏镜像对称，栅极包括一多晶硅浮栅和一多晶硅控制栅，多晶硅浮栅在沟道方向分为互相隔离且在隔离介质层两侧呈镜像对称的多晶硅浮栅一和多晶硅浮栅二。多晶硅浮栅一和二在沟道方向的宽度通过侧墙工艺来定义，隔离介质层的宽度通过侧墙的间距来定义。本发明还公开了所述EEPROM器件的制造方法。本发明器件的特征尺寸小、集成度高，且能够实现单个器件的2位数据存储、提高器件的存储密度，另外隔离介质层能够避免数据合并或丢失、提高器件的可靠性。
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公开(公告)号：CN102593055A
公开(公告)日：2012-07-18
申请号：CN201110009610.4
申请日：2011-01-17
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/8234
Abstract: 本发明公开了一种高压器件集成电路的制造方法，该高压器件集成电路包括形成于同一硅衬底上的SONOS储存器、高压MOS器件和低压MOS器件，通过在SONOS储存器制造工艺中嵌入高压MOS器件制造工艺实现，且高压MOS器件的高压栅极氧化层和高压多晶硅栅极的生长和图形定义步骤提前到所有的SONOS储存器和低压MOS器件的制造步骤之前。本发明方法能实现在同一硅衬底上同时形成SONOS储存器、高压MOS器件和低压MOS器件，能避免高压MOS器件的栅极氧化过程对SONOS储存器和低压MOS器件特性的影响，且能提高所述高压MOS器件栅极氧化层的可靠性。
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公开(公告)号：CN102446851A
公开(公告)日：2012-05-09
申请号：CN201010503967.3
申请日：2010-10-12
Applicant: 上海华虹NEC电子有限公司
IPC: H01L21/8234
Abstract: 本发明公开了一种在SONOS非挥发性存储器工艺中嵌入高压器件的方法，包括如下步骤：1)先为在衬底上进行场氧化区的制备，而后进行高压器件区的栅氧化层生长前的工艺步骤；2)接着生长高压器件区的栅氧化层；3)之后进行低压器件区中栅氧化层生长前的工艺步骤；4)紧接着为SONOS非挥发性存储器区隧道窗口注入和刻蚀；5)在整个衬底上生长ONO介质层；6)去除高压器件区上的ONO介质层；7)采用光刻胶保护非挥发性存储器区的ONO介质层和高压器件区的栅氧化层，去除衬底上的ONO介质层和衬底上的衬垫氧化层，之后去除光刻胶；8)最后生长低压器件区的栅氧化层。采用本发明的方法，提高了高压器件的可靠性。
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